Latch pseudo-statico. Caratteristiche:

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1 Facoltà di gegneria q Caratteristiche: - circuiti più semplici rispetto a quelli di tipo statico - carica (dato) immagazzinata soggetta a leakage necessità di refresh periodico - dispositivi ad alta impedenza per non alterare i dati in lettura MOS OK, BJT no Latch pseudo-statico configurazione base segnali di clock alto, basso abilitato, anello di reazione aperto alto, basso disabilitato, anello di reazione chiuso (bistabile) master-slave flip-flop segnali di clock sovrapposti A B La sovrapposizione dei clock può causare race condition segnale indefinito in A

2 Facoltà di gegneria usare diversi segnali di clock non sovrapposti tra loro configurazione segnali di clock A B t 1 alto, basso il master riceve il dato da, lo slave opera da bistabile basso, alto il master opera da bistabile, lo slave riceve il dato dal master basso, basso master e slave nello stato ad alta impedenza ( t <t ) 1 leakage Flip-flop dinamico a fasi a) dato immagazzinato su capacità MOS b) solo 4 MOS per latch c) usato in pipelined datapaths Campionamento in ingresso a) occorrono 4 clock non sovrapposti b) possibilità di race condition c) caratteristica atipica dei clock Abilitazione dell'uscita

3 Facoltà di gegneria - configurazione insensibile alla sovrapposizione dei clock - particolarmente adatto per funzionamento ad alta velocità - richiede meno contatti del latch dinamico a fasi layout più compatto Master-slave flip-flop in C MOS - sezioni con clock simmetrici: una opera in fase di trasmissione dati ( valutazione), l'altra in fase di conservazione del dato ( hold) M M6 M4 X M8 M3 C L1 M7 C L M1 M5 sezione sezione alto ( basso) Sezione in valutazione, opera come invertitore (M e M on) 3 4 Sezione in hold, ossia in stato di alta impedenza (M e M off) 7 8 basso ( alto) Sezione in hold, opera in stato ad alta impedenza (M e M off) 3 4 Sezione in valutazione, opera come invertitore (M e M on) 7 8

4 Facoltà di gegneria un registro C MOS con segnali di clock - è insensibile alla loro sovrapposizione, fino a che t e t sono <5t r f pcmos sovrapposizione dei clock di tipo (1-1) M M6 X M3 C L1 M7 C L M1 M5 - solo i circuiti di pull-down sono attivati sovrapposizione dei clock di tipo (0-0) M M6 M4 X M8 C L1 C L M1 M5 - solo i circuiti di pull-up sono attivati

5 REGISTRO REGISTRO REGISTRO REGISTRO REGISTRO REGISTRO REGISTRO REGISTRO Università degli Studi del Sannio Facoltà di gegneria metodo di progetto per velocizzare il funzionamento dei sistemi digitali, basato sull'impiego di registri e blocchi combinatori calcolo di log a+b (a,b sono stringhe di numeri) Versione non-pipelined a. log Tmin tp REGISTRO tp add tp abs tp log tsetup REGISTRO b Versione pipelined a. log T t max t, t, t t min p REGISTRO p add p abs p log setup REGISTRO b 1 a+b 1 1 a+b a +b a+b 3 3 a +b log( a +b ) a+b 4 4 a +b 3 3 log( a +b ) 5 a+b 5 5 a +b 4 4 log( a +b ) 3 3

6 Facoltà di gegneria Circuito pipelined con registri dinamici a fasi F G C L1 C L C L3 F G configurazione soggetta a race condition : uso di una configurazione tipo C MOS Circuito pipelined con latch C MOS C L1 F C L G C L3 quali vincoli devono soddisfare Fa Gper avere una struttura senza race condition (NO RAce CMOS= NORA-CMOS)?

7 Facoltà di gegneria un circuito pipelined basato su registri C MOS è immune da race condition se le funzioni logiche F, G, ecc., (di tipo statico) tra i latches sono non-invertenti sovrapposizione dei clock di tipo (1-1) 1 Logica NORA-CMOS - combina registri pipelined C MOS e blocchi combinatori statici e dinamici modulo ( ) = configurazione in cui i blocchi sono in valutazione quando =1 ( =1) Esempio di modulo 1 3 PN PUN blocco combinatorio latch

8 Facoltà di gegneria Esempio di modulo PN 4 blocco combinatorio latch blocco blocco combinatorio latch combinatorio latch =0 Precarica Hold Valutazione Valutazione =1 Valutazione Valutazione Precarica Hold Regole di progetto per evitare race condition blocco combinatorio statico numero pari di inversioni statiche tra due latches C MOS blocco combinatorio statico e dinamico numero pari di inversioni statiche tra un latch C MOS ed una porta dinamica, e tra l'ultima porta dinamica ed il latch C MOS circuito con un inverter durante la sovrapposizione di clock (0-0) 1 3 PN

9 Facoltà di gegneria - logica funzionante con un solo segnale di clock - diversamente da C MOS, nessun vincolo di progetto per evitare race condition - numero di MOS generalmente superiore per analoghe applicazioni in C MOS oppio latch di tipo n-c MOS e p-c MOS n-c MOS basso latch in fase di hold C L alto latch in fase di valutazione p-c MOS basso latch in fase di valutazione alto latch in fase di hold C L

10 Facoltà di gegneria Circuiti in logica TSPCL - nessun vincolo sul numero di inversioni tra latches e blocchi dinamici - circuiti statici e dinamici possono combinarsi liberamente tra loro e con i latches - numero di MOS per latch pari a 6 (rispetto ai 4 del C MOS) Esempio di configurazione PUN Logica Statica PN circuito logico incluso nel latch circuito logico inserito tra latches Latch TSPC semplificato (split-output) V -latch V -latch A' A C L C L perdita della soglia V sull'escursione logica di A e A' T

11 Facoltà di gegneria Flip-flop con commutazione sul fronte di salita di X Y Flip-flop con commutazione sul fronte di discesa di Flip-flop con commutazione sul fronte di salita di con latches di tipo split-output minor effetto di carico del clock ( connessioni anziché 4)

12 Facoltà di gegneria - bistabile con isteresi (diversa soglia logica per V crescente o decrescente) in - risponde a segnali lentamente variabili con rapide transizioni in uscita - previene commutazioni spurie causate da eventuale rumore sovrapposto a V in simbolo configurazione non-invertente configurazione invertente V out VOH V out V OH V OL V OL V M- V M+ V in V M- V M+ V in Esempio di soppressione del rumore mediante un trigger di Schmitt V in V out V M+ V M- t 0 t t 0 + t p t

13 Facoltà di gegneria Trigger di Schmitt in CMOS M M 4 - configurazione non-invertente V in X V out - valore di V dipendente da (k /k ) M p n M 1 M 3 - doppio invertitore (V =0,V =V ) OL OH V M off on, M on, M off, M on M V M on, M off on, M on, M off M Tensione in uscita ed al nodo X (W N/L N=3 /, W P/L P=9 / ) V V M+ M k p +k M k k n M1 p M k +k n M1 p M 4 n M3 V V M M 5.0 Configurazione alternativa V (V) out.5 V M+ V M- M M 6 V (V) in M V (V) X M M 1 X M V (V) in

14 Facoltà di gegneria Ragionamento in parallelo con i sistemi meccanici R S (flip-flop, trigger di Schmitt) T (one-shot) (oscillatori, VCO)

15 Facoltà di gegneria - circuito con uno stato stabile (riposo) ed uno instabile (sollecitazione in ingresso) - usato come generatore di impulsi di durata predeterminata - durata dell' impulso data da meccanismi: ritardi di porte logiche t e circuiti RC p Circuito monostabile basato su porte logiche Ritardo t d t d Circuito monostabile basato su circuiti RC A R B B V M C t t 1 t t t1 V RC V(t) B V1e V B(t) VM t d=t-t 1=RCln V V M - costante di tempo RC scelta molto maggiore del ritardo tp delle porte logiche - V molto sensibile a variazioni dei parametri di processo diversi valori di t M d

16 Facoltà di gegneria - circuito che oscilla tra due stati instabili - usato come generatore di segnali di clock - periodo dell'onda dato da meccanismi: circuiti RC e ritardi di porte logiche t p Circuito astabile basato su circuiti RC 1 I 1 I R t C T = RClog3 a) I e I presentano V =V / 1 M b) ritardo t di I e I << RC p 1 Circuito astabile basato su porte logiche (oscillatore ad anello) 1 3 N Simulazione delle forme d'onda nel caso N=5 5.0 V 1 V 3 V 5 V(Volt).0 T=Nt p (t = tempo di propagazione dell'invertitore) p t(ns)

17 Facoltà di gegneria Circuito astabile basato su porte logiche (oscillatore controllato in tensione VCO) M 6 M 4 trigger di Schmitt per ripristinare la pendenza del segnale I ref M invertitore per correggere la polarità del segnale M 1 I ref V contr M 5 M 3 invertitore current-starved ("affamato di corrente") - frequenza di oscillazione dipendente da tpe, quindi, da Vcontr - corrente I generata mediante M e mediante lo specchio dato da M, M, M ref poiché M3e M5operano in pinch-off I ref V contr Tempo di propagazione in funzione di V contr 6 t (ns) phl V contr (V)

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