CALCOLATORI ELETTRONICI I PRINCIPI DI FUNZIONAMENTO DI UN CALCOLATORE ELETTRONICO

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1 CALCOLATORI ELETTRONICI I PRINCIPI DI FUNZIONAMENTO DI UN CALCOLATORE ELETTRONICO

2 L architettura di un calcolatore Informatica Linguaggi ad alto livello/applicazioni Sistema operativo Assembler ISA Architettura di un calcolatore CPU Memoria Reti sequenziali Reti combinatorie I/O HW SW Algebra di Boole e aritmetica binaria Codifica binaria dell informazione Elettronica BASI FISICO-MATEMATICHE 2

3 Macchina digitale a esecuzione sequenziale e programma memorizzato Architettura del tutto generale che porta a realizzazioni poco dipendenti dal funzionamento desiderato Il funzionamento desiderato e' espresso in termini di sequenza di istruzioni (programma) memorizzate su un supporto di memoria L'importanza e la diffusione dei calcolatori dipende fortemente dall'unicità di questo modello Per cambiare funzionamento e' sufficiente cambiare il programma L architettura è adatta a trattare problemi molto piu' complessi di quelli visti nel modulo di reti logiche ma con efficienza molto minore 3

4 Rappresentazione astratta dell hardware di un calcolatore elettronico RL John von Neumann wrote "First Draft of a Report on the EDVAC, 945 Dispositivi di ingresso: Tastiera Mouse Scanner Sensori Ecc.. Dispositivi di uscita: Monitor Stampante Attuatori Ecc... CALCOLATORE ELETTRONICO Memoria principale PROGRAMMA DATI Unità di elaborazione (CPU) Bus di sistema ALU REGISTRI Altri CALCOLATORI collegati in rete Ingressi e uscite locali REGISTRI DI STATO REGISTRI DI TRANSITO Interfacce di I/O Rete 4

5 Il cellulare CPU Memoria Alcuni dispositivi di I/O possono essere a loro volta dei calcolatori (es. Chip grafico, modulo radio, ) sistemi multi-master BUS Input Input/Output Ouput Keyboard GPS SD/CF/MicroSD USB Display Vibro-Tactile Camera Tilt sensor Microphone HSDPA/UMTS/GPRS Speakers 5

6 Architettura di una CPU RL L architettura dell hardware di una CPU è definita dalla seguente terna: Il set di istruzioni (architettura vista dall utente, detta anche linguaggio macchina o ISA Instruction Set Architecture) La struttura interna La realizzazione circuitale (cioè la tecnologia microelettronica impiegata nella realizzazione) Uno stesso set di istruzioni può essere realizzato con strutture interne diverse (es. 386, 486, e Pentium) La stessa struttura interna può essere realizzata con tecnologie diverse (es. 486, 486-D2 e 486-D4) Architetture diverse avranno in generale prestazioni diverse 6

7 Il calcolatore è una macchina digitale RL Ogni blocco della struttura è costituito da circuiti elettronici digitali All interno di un calcolatore tutte le informazioni (es. dati e istruzioni) sono codificate in forma binaria, quindi: nell unità di elaborazione vengono elaborate variabili binarie in memoria dati e istruzioni risiedono sotto forma di variabili binarie Il bus è il supporto di interconnessione tra i blocchi che costituiscono il calcolatore quindi: sul bus transitano variabili binarie, pertanto i segnali del bus sono segnali digitali I blocchi interconnessi al bus si chiamano agenti del bus 7

8 Rete sequenziale sincrona per l addizione RL A[n-..] n I n-.. USR Q A LOAD RIGHT C MSB RIGHT USR B[n-..] n LOAD_AB# RIGHT_AB# LOAD RIGHT I n-.. Q USR F.A. B CI CO TEMP[n-..] Q n-.. n I n-.. USR Q D Q n-.. LOAD RESET# C[n-..] n LOAD_C# RSS di controllo LOAD_AB# RIGHT_AB# RESET# LOAD_C# Data path Unità di controllo 8

9 Datapath e Unità di Controllo () La struttura di una CPU, come tutte le reti logiche sincrone che elaborano dati, può essere strutturata in due blocchi Unità di Controllo e Datapath. La CPU, per funzionare, ha bisogno della memoria esterna su cui risiedono il programma e i dati. Segnali di comando istruzioni Unità di Controllo (U.d.C.) interrupt ready reset memoria Segnali di controllo FLAG clock Data Path Dati (in/out) CPU BUS indirizzi Istruzione Dati BUS dati BUS comandi 9

10 I cicli di bus Il trasferimento di un informazione tra agenti del bus avviene con una sequenza di eventi detti nel loro insieme ciclo di bus CLOCK Indirizzo BUS CYCLE T T2 T3 T4 Address i BUS CYCLE T T2 T3 T4 Address i Comando Dati Data IN Data OUT Ciclo di lettura Memoria Comando = MRDC# I/O Comando = IORDC# Ciclo di scrittura Memoria Comando = MWRC# I/O Comando = IOWRC#

11 Datapath e Unità di Controllo (2) DATAPATH: contiene tutte le unità di elaborazione ed i registri necessari per l esecuzione delle istruzioni della CPU. Ogni istruzione appartenente all Instruction Set è eseguita mediante una successione di operazioni elementari, dette micro-operazioni. Micro-operazione: operazione eseguita all interno del DATAPATH in un ciclo di clock (esempi: trasferimento di un dato da un registro ad un altro registro, elaborazione ALU) CONTROLLER: è una RSS che in ogni ciclo di clock invia un ben preciso insieme di segnali di controllo al DATAPATH al fine di specificare l esecuzione di una determinata microoperazione.

12 PROVA I del 4/4/2 Reset# COD_OP DATA_IN2[7..] DATA_IN[7..] DATA_OUT[7..] RESET* OP Flag SF M WE_AB Segnali di controllo WE_C Unità di controllo A B C Data Path T 2

13 Diagramma degli stati dell unità di controllo Reset* OP SF, M WE_AB WE_C --, -, - E -, --,- -, R --,- F --, - W --,- -, --, -, - E -, --,- 3

14 Sintesi dell unità di controllo Reset* F Codifica dello stato: R =, F =, E =, E =,W = M WE_AB WE_C M = /y2 WE_AB = Reset* /y2 /y y WE_C =/y2 y + y2 /y SF OP G 3 3 Y = Reset* Y = Reset* y2 /y SF + Reset* /y2 y SF + Reset* /y2 /y y OP y2yy Y2YY Y2 =Reset* y2 /y SF + Reset* /y2 y SF + Reset* /y2 /y y /OP 4

15 Data path SF 8 8 A B M= C = A + B M = C = A ex-or B I 7.. USR A.. Q ALU A.. = (HOLD) (SHIFT LEFT) 2 (SHIFT RIGHT) 3 (LOAD) WE_AB I USR 7.. Q 7.. M 8 A I USR A.. Q 7.. C2CC CI 8 C WE_AB M WE_C 5

16 6 C B A W_C W_AB M Y y SF OP Reset* H H FFH FFH FFH 4AH 4AH 35H 35H H 8H 34H 5H H 7FH 6H 2H R F E F W E F E F E F R R R R R F E F W E F E F E F R R Andamento temporale dei segnali Stato u.d.c. Segnali di controllo Ingressi u.d.c. Dati IN/OUT data path

17 Dimensionamento del periodo di clock T Rmax T Fmax T ALUmax T Gmax T SUmin t t t 2 t 3 t 4 t 5 t : arriva un fronte positivo del segnale di clock t : i registri hanno aggiornato le loro uscite t 2 : le uscite dell u.d.c. sono aggiornate (rete combinatoria F) t 3 : l ALU ha calcolato il risultato e quindi aggiornato anche il flag SF t 4 : la rete G sulla base del valore di SF ha calcolato lo stato futuro t 5 : lo stato futuro è stabile per un tempo di set-up e quindi può essere campionato T CKmin = T Rmax + T Fmax + T ALUmax + T Gmax + T SUmin = 5 nsec Fmax = /5 GHz =.2 GHz = 2 MHz 7

18 ALU RL ALU - Rete combinatoria in grado di eseguire diverse operazioni di tipo aritmetico o logico. L operazione di volta in volta eseguita (Fc) dipende dal valore attribuito ai bit di programmazione (codice operazione) Y n Comando n m ALU CI ZF n SF CF PF U = F (x, y,ci) OF U = F 2 m - (x, y,ci) FLAGS Comando Il parallelismo dell ALU è uno dei parametri che caratterizzano l architettura della CPU n = parallelismo dell ALU 8

19 Registro RL OE* D D O CK Qi Oi D2 D3 D4 O2 O3 O4 Di Flip-Flop D D D5 D6 O5 O6 t SU t H D7 O7 CK OE* CK Di Sul fronte positivo di CK viene campionato il segnale Di che deve rispettare i tempi di hold e setup Qi OE* Oi Z 9

20 Latch RL OE* D D D2 O O2 CK C Latch CD Qi Oi D3 D4 O3 O4 Di D D5 D6 O5 O6 t SU t H D7 CK O7 OE* CK Quando CK= l uscita Qi riproduce l ingresso Di Sul fronte negativo di CK viene campionato il segnale Di che deve rispettare i tempi di hold e setup Di Qi OE* Oi Z 2

21 Datasheet RL 2

22 : Requirements e Responses RL Requirements Responses 22

23 Clock RL Il concetto di clock viene usato nei sistemi sequenziali sincroni per stabilire quando il valore degli elementi di stato deve essere aggiornato Fronte positivo Fronte negativo Periodo Il periodo del clock deve essere tale da fare in modo che siano rispettati tutti i requirements dei vari elementi di stato presenti nel sistema Elemento di stato Elemento combinatorio Elemento di stato 2 23

24 Metastabilità RL Il segnale che vuole essere campionato non rispetta i requisiti (tempo di set-up e tempo di hold) Il tal caso i F.F. che compongono l elemento di stato potranno andare in uno stato metastabile in cui: L uscita non è determinata Non è prevedibile entro quanto tempo il F.F. uscirà da tale stato Occorre che tutti i segnali all interno del sistema rispettino i requisiti sincronizzazione degli ingressi asincroni IPOTESI: il tempo di metastabilità è minore del periodo del clock Ingresso asincrono Clock D Q F.F.- D CK D Q F.F.- D CK Ingresso sincrono 24

25 Modello di esecuzione del programma Il programma risiede in memoria ed è costituito da istruzioni codificate in forma binaria In memoria risiedono anche gli operandi delle istruzioni, cioè i dati elaborati e da elaborare Le istruzioni vengono eseguite dalla CPU in sequenza La CPU è una macchina sequenziale sincrona e a livello di massima astrazione il suo automa ha due stati: CLOCK RESET IF E IF (INSTRUCTION FETCH): lettura in memoria della prossima istruzione da eseguire E (EECUTE): esecuzione dell istruzione letta in IF Per funzionare la CPU ha bisogno almeno degli ingressi di RESET e CLOCK. Quando il RESET non è attivo la CPU perennemente legge e esegue istruzioni, cambiando stato ad ogni impulso di clock. La frequenza del clock è uno dei parametri che caratterizzano l architettura della CPU 25

26 Il program counter e la sua dinamica durante l esecuzione di un programma Per poter eseguire le istruzioni in sequenza la CPU dispone al suo interno di un registro detto Program Counter (PC) Il PC contiene l indirizzo di memoria della prossima istruzione da leggere nella prossima fase di FETCH Il PC viene incrementato ad ogni FETCH* PC Memoria principale Indirizzo in memoria 99 Istruzioni I I..99 I2 I2..I299 I3 3 2 PC 3 I3. Il grafico mostra la dinamica del PC quando il calcolatore ripete per 2 volte la sequenza di istruzioni I2-I3 (es loop programmato con istruzione do while ) t * in questo esempio l istruzione I3 modifica il PC nella fase di EECUTE volta 26

27 Spazio di indirizzamento in memoria La memoria principale è vista dalla CPU come un vettore M[..2 n -] di 2 n elementi detti celle o parole di memoria; questo vettore è detto spazio di indirizzamento in memoria. In questo spazio vengono mappati i dispositivi fisici di memoria (chip). L indice i che identifica la cella M[i] si chiama indirizzo della cella ed è una configurazione binaria di n bit Nella maggior parte dei calcolatori ogni cella è composta da 8 bit (un byte); in questo caso si dice che la memoria è organizzata in byte; il byte è quindi la più piccola quantità di memoria indirizzabile Pentium 4 GB 886 MB KB 8 bit FFFF FFFFH (4 G - ) F FFFFH (M -) FFFFH (64K -) H Conviene rappresentare gli indirizzi in codice esadecimale (..FH): ogni cifra esadecimale corrisponde a 4 bit (es. b H, b H, b AH, b BH, b CH, b FH) Quantità comunemente utilizzate per esprimere la dimensione di uno spazio di indirizzamento: Kilobyte Megabyte Gigabyte KB MB GB 2 Byte 2 2 Byte 2 3 Byte 24 B B B La dimensione dello spazio di indirizzamento è uno dei parametri che caratterizzano l architettura della CPU 27

28 Spazio di indirizzamento in I/O Così come i dispositivi di memoria, anche le interfacce di ingresso/uscita sono mappate in uno spazio di indirizzamento Le interfacce di I/O possono essere mappate in uno spazio distinto da quello della memoria oppure nello stesso; in quest ultimo caso si dice che l I/O è mappato in memoria (memory mapped I/O) Lo spazio di indirizzamento in I/O è solitamente più piccolo dello spazio di indirizzamento in memoria (es: nelle architetture Intel IA6 e IA32 lo spazio di indirizzamento in I/O è di 64 KB) FFFFH 8 bit H La modalità con cui vengono mappate le interfacce di I/O è uno dei parametri che caratterizzano l architettura della CPU 28

29 n Dimensione dello spazio di indirizzamento in funzione del numero di bit dell indirizzo Numero di elementi indirizzabili con n bit 2 n n 24 (K) 2K 4K 8K 6K 32K 64K 28K 256K 52K 2 2+n 24K (M) 2M 4M 8M 6M 32M 64M 28M 256M 52M 2 3+n 24M (G) 2G 4G 8G 6G 32G 64G 28G 256G 52G Numero di celle indirizzabili 4G 2G 24M (G) 24K (M) 64K 24 (K) Indirizzo dell ultima cella FFFF FFFF 7FFF FFFF 3FFF FFFF F FFFF FFFF 3FF FF Numero di bit dell indirizzo (n)

30 Indirizzamento di memoria e interfacce da parte della CPU MEMORIA PRINCIPALE CPU INTERFACCE DI I/O Bus dati Bus degli indirizzi Bus dei segnali di comando In questo schema a blocchi la CPU genera i segnali di indirizzo e di comando per la memoria e le interfacce e per questo motivo è detta agente master del bus. Il bus risulta essere così strutturato: Bus dati bi-direzionale Bus degli indirizzi uni-direzionale Bus dei segnali di comando uni-direzionale 3

31 Struttura del bus di sistema I segnali del bus di sistema sono suddivisi in tre gruppi Il bus dati è costituito da m segnali che portano istruzioni e operandi; m è multiplo di 8 secondo una potenza di 2 (es. 8, 6, 32, 64 bit). Il bus dati è identificato dal vettore di bit D[m-..] Il bus degli indirizzi è costituito dai segnali che identificano la posizione delle informazioni trasferite nello spazio di indirizzamento a cui si intende accedere; il bus degli indirizzi è solitamente identificato dal vettore di bit A[n-..] (es. n= 6, 2, 24, 32, 36, 64) Il bus dei segnali di comando è composto dai segnali che comandano i trasferimenti di dati sul bus; esempi di segnali di comando sono: il comando con cui la CPU esegue una lettura nello spazio di indirizzamento in memoria (MRDC#) il comando con cui la CPU esegue una scrittura in memoria (MWRC#) il comando con cui la CPU esegue una lettura nello spazio di indirizzamento in I/O (IORDC#) il comando con cui la CPU esegue una scrittura in I/O (IOWRC#) Il parallelismo dei bus, ovvero il numero di segnali di cui è costituito un bus, è un altro parametro caratteristico dell architettura della CPU 3

32 Calcolo del numero di cicli di bus necessari per eseguire un programma Domanda: quante volte accede al bus la CPU se si desidera eseguire il seguente programma? A = B+C D = E-F G = A*D Si facciano le seguenti tre ipotesi tutte le variabili A, B, C, D, E, F, G sono residenti in memoria l accesso a ciascuna di esse richiede un ciclo di bus la lettura di ogni istruzione in memoria richiede un ciclo di bus Risposta: il programma è lungo tre istruzioni, quindi la CPU deve eseguire tre fasi di FETCH e tre fasi di EECUTE ogni fase di FETCH (lettura dell istruzione da eseguire) implica un accesso al bus ogni fase di EECUTE implica 3 cicli di bus (2 per la lettura in memoria dei due operandi e uno per la scrittura in memoria del risultato) dunque per eseguire il programma dato nelle ipotesi fissate sono necessari 2 cicli di bus 32

33 Punto della situazione Abbiamo visto quali sono: i blocchi che compongono un calcolatore i principi di funzionamento del calcolatore Ora andremo a: definire come valutare le prestazioni di una CPU capire come le prestazioni siano influenzate dall architettura Successivamente: analizzeremo alcune architetture di CPU impareremo a progettare semplici sistemi di elaborazione basati sull impiego di una CPU 33

34 Prestazioni: CPU time Le prestazioni di una CPU vanno sempre riferite a un programma di riferimento (detto benchmark) Il parametro che caratterizza le prestazioni rispetto a un determinato benchmark è il tempo di esecuzione detto anche CPU time CPU time = N ck * T ck = N istruzioni * CPI medio * T ck N ck = numero di periodi di clock necessari per completare l esecuzione del programma Tck = /Fck è il periodo del clock di macchina N istruzioni = numero di istruzioni necessarie per completare l esecuzione del programma CPI medio è il numero di periodi di clock che in media impiega un istruzione ad essere eseguita (N ck /N istruzioni ) 34

35 CPI medio al variare del mix di istruzioni Consideriamo un benchmark contenente M tipi diversi di istruzioni: I, I 2 I M e siano: N i : numero di istruzioni di tipo i presenti nel benchmark M Ni = Nistruzioni i= CPI i : numero di cicli di clock necessari ad eseguire un istruzione di tipo i M CPU = CPI N T time i i ck i= Per avere un basso CPI medio è necessario che siano veloci (basso CPI i ) le istruzioni eseguite più frequentemente CPU N CPI N T M i time = istruzioni i ck i= Nistruzioni CPI medio 35

36 Impatto dell architettura sulle prestazioni N istruzioni CPI medio T ck Compilatore A R C H I T E T T U R A Instruction Set Architecture (ISA) Struttura interna Tecnologia CPU time = N ck * T ck = N istruzioni * CPI medio * T ck 36

37 Da un linguaggio ad alto livello al linguaggio dell hardware Perché i linguaggi ad alto livello?. Linguaggio più naturale 2. Incremento di produttività (concisione meno righe di codice) 3. Indipendenza dall hardware (compilatori) Compilatore: si occupa di tradurre un linguaggio ad alto livello in un linguaggio macchina direttamente eseguibile dall hardware sottostante Portabilità vs prestazioni (es: Virtual Machine) 37

38 Linguaggi & Compilatori Programma in un linguaggio ad alto livello (in C) int V[]; memorizzato a partire dall indirizzo int a; memorizzata all indirizzo 4 int i;memorizzata all indirizzo 44 a = ; For(i=; i < ; i++) { V[i] = a; a = a + ; } Compilatore α Benchmark Programma in linguaggio assemblatore (DL) ADDI R,R, ;a = ADDI R2,R, ;i = FOR: SEQI R3,R2, ;i < BNEZ R3,END SW (R2),R ; V[i] = a ADDI R,R, ; a = a + ADDI R2,R2,4 ; i++ J FOR END: SW 4(R),R SW 44(R),R2 Programma in linguaggio assemblatore (DL) SW 4(R),R ;a = SW 44(R),R ;i= FOR: LW R2,44(R) SEQI R3,R2, ;i < BNEZ R3,END LW R,4(R) SW (R2),R ;V[i] = a ADDI R,R, ; a = a + ADDI R2,R2,4 ;i++ SW 4(R),R SW 44(R),R2 J FOR END: Tipi di istruzioni: TIPO A: ADDI, SEQI TIPO B: BNEZ, J TIPO C: LW,SW Compilatore β 38

39 Influenza del compilatore sulle prestazioni Consideriamo un architettura di riferimento (ISA, struttura interna, tecnologia) Vediamo come variano CPI medio e N istruzioni al variare del compilatore Tipo di istruzione CPI Compilatore α Compilatore β TIPO A 5 N (Numero di istruzioni di TIPO A) 33 3 TIPO B 3 N2 (Numero di istruzioni di TIPO B) 2 2 TIPO C 6 N3 (Numero di istruzioni di TIPO C) 2 53 Compilatore α : N ck = 5x33 + 3x2 + 6x2 = 3 N istruzioni = = 66 CPI medio = N ck / N istruzioni = 3 / 66 = 4.5 Compilatore β: N ck = 5x3 + 3x2 + 6x53 = 536 N istruzioni = = 5 CPI medio = 536 / 5 = 5. CPI medio = N ck /N istruzioni N ck = Σ CPIi x Ni N istruzioni = Σ Ni CPI medio = Σ CPIi x (Ni/N istruzioni ) Al fine di minimizzare CPImedio è importante tenere basso il valore di CPIi delle istruzioni eseguite con frequenza maggiore (cioè per le quali si ha un valore grande di Ni) 39

40 Impatto dell architettura sulla prestazioni Architettura ISA Struttura interna Il parallelismo dell ALU La dimensione dello spazio di indirizzamento / Il parallelismo dei bus La modalità con cui vengono mappate le interfacce di I/O Sequenziale vs Pipeline Tecnologia La frequenza del clock CPU time = N istruzioni CPI medio T ck 4

41 Prestazioni vs consumo Tecnologia e struttura interna evolvono nell ottica di aumentare le prestazioni e ridurre il consumo/operazione elementare POTENZA (Tensione Alimentazione)^2 * Fck Evoluzione nell ottimizzazione dei consumi e nella ricerca del miglior compromesso tra prestazioni e consumo: Riduzione delle tensioni di alimentazione Definizione di diversi stati di funzionamento in modo da alimentare selettivamente a divisione di tempo solo i blocchi istante per istante necessari Variazione della frequenza di funzionamento in funzione del carico computazionale Variazione della tensione di alimentazione in funzione della frequenza istantanea di funzionamento Power management esteso all intero sistema, non solo alla CPU 4

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