ARCHITETTURA DEI CALCOLATORI

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3 Graziano Frosini Giuseppe Lettieri ARCHITETTURA DEI CALCOLATORI VOLUME II STRUTTURA DEL PROCESSORE, DEL BUS, DELLA MEMORIA E DELLE INTERFACCE, E GESTIONE DELL I/O CON RIFERIMENTO AL PERSONAL COMPUTER E AD UN AMBIENTE DI PROGRAMMAZIONE BASATO SUL DJGPP

4 Copyright MMX ARACNE editrice S.r.l. via Raffaele Garofalo, 133/A B Roma (06) ISBN I diritti di traduzione, di memorizzazione elettronica, di riproduzione e di adattamento anche parziale, con qualsiasi mezzo, sono riservati per tutti i Paesi. Non sono assolutamente consentite le fotocopie senza il permesso scritto dell Editore. I edizione: maggio 2010

5 Indice Prefazione 9 1 Struttura hardware di un semplice calcolatore 1.1 Logica a 3 stati Aspetti fisici di un semplice processore Funzionamento interno di un semplice processore Schema di un semplice calcolatore Organizzazione dello spazio di memoria Organizzazione dello spazio di I/O Bus di comunicazione OR di collettore 23 2 Architettura semplificata di un calcolatore 32/PC 2.1 Famiglia 32 PC Aspetti fisici del processore PC Organizzazione degli spazi di memoria e di I/O Piedini del Processore PC Bus di comunicazione locale Collegamento al bus locale di banchi di memoria Collegamento al bus locale di interfacce Memorie dinamiche Memoria cache Controllore della memoria cache Memoria cache associativa a insiemi Spazio esterno a 16 bit Spazio esterno a 8 bit Bus locale con bus dati di diversa ampiezza 49 3 Strumenti per la gestione dell I/O 3.1 Modo reale, modo protetto e boot-loader Lettura/scrittura dai/nei registri delle interfacce Libreria libce Ambiente per lo sviluppo di un programma utente Emulatore QEMU Configuratore QEDIT 60

6 6 Indice 3.7 Alcuni comandi DOS Funzioni disponibili nella libreria libce Funzioni richiamate automaticamente Architettura x Interfacce per la tastiera e per il video 4.1 Tastiera e sua interfaccia Gestione della tastiera Variabili e sottoprogrammi inseriti nella libreria libce Video e sua interfaccia Video in modalità testo Gestione del video in modo testo Variabili e sottoprogrammi inseriti nella libreria libce Video in modalità grafica Gestione del video in modalità grafica SVGA Ritorno al DOS 84 5 Interfacce di conteggio, seriali, a blocchi 5.1 Interfacce di conteggio Interfaccia di conteggio Modi di funzionamento Interfaccia di conteggio nei Personal Computer Esempi di conteggio Interfacce seriali Comunicazione seriale asincrona Comunicazione seriale sincrona Interfaccia seriale asincrona Interfacce seriali nei Personal Computer Standard EIA RS232C Standard EIA RS232C e Personal Computer Esempi di comunicazione Interfacce a blocchi Operazioni di formattazione Interfaccia a blocchi ATA Operazione di lettura Operazione di scrittura Determinazione dell indirizzo di settore Interruzione di Programma 6.1 Meccanismo di interruzione Tabella delle interruzioni e azioni del processore Servizio effettuato dalle routine di interruzione Struttura di una primitiva Controllore di interruzione APIC 130

7 Indice Struttura di un driver di interruzione Routine di interruzione utilizzando il C Scrittura di un gate nella tabella delle interruzioni Predisposizione del controllore di interruzione APIC Gestione di un interfaccia a interruzione di programma Operazioni di I/O a interruzione di programma Primitive di I/O e meccanismo di sincronizzazione Ingresso dati Uscita dati Considerazioni sulle operazioni di I/O Interfacce dei Personal Computer gestite a interruzione 7.1 Collegamenti e segnali del controllore APIC Gestione dell interfaccia per la tastiera Gestione dell interfaccia di conteggio Gestione dell interfaccia seriale Gestione dell interfaccia a blocchi ATA Circuiteria di interruzione basata sul controllore Controllore di interruzione Selezione dei registri interni Montaggio in cascata dei controllori Controllori 8259 nei Personal Computer Gestione dei controllori di interruzione Elaboratori con bus PCI 9.1 Il bus PCI Spazi di indirizzamento del bus PCI Collegamenti e transazioni col bus PCI Interruzioni col bus PCI Spazio di configurazione delle funzioni PCI Operazioni di inizializzazione Programmi per transazioni nello spazio di configurazione Accesso diretto alla memoria e bus mastering 10.1 Accesso diretto alla memoria Operazioni in bus mastering Esempio di lettura in bus mastering Accesso diretto alla memoria in presenza di memoria cache Bus mastering con l interfaccia ATA Operazione di lettura in bus mastering Operazione di scrittura in bus mastering Organizzazione interna del processore 11.1 Istruzioni complesse e istruzioni elementari 219

8 8 Indice 11.2 Tecnica del pipeline Alee Tecnica dell esecuzione fuori ordine Schema interno del processore Eliminazione delle dipendenze sui nomi Esecuzione speculativa Considerazioni finali 232 Appendice Esercizi disponibili in rete A.1 Considerazioni generali 233 A.2 Elenco degli esercizi 233

9 Prefazione Nel Volume II del testo Architettura dei Calcolatori viene anzitutto illustrata l organizzazione hardware di un semplice processore, e quindi l architettura semplificata di un calcolatore basato sul processore PC, comprendente il processore, il bus locale, la memoria statica e la memoria dinamica, le interfacce semplificate, la memoria cache. Il processore PC (Processore Completo) è stato illustrato, dal punto di vista software, nel Volume I di questo testo: si tratta di un processore schematizzato avente architettura IA32, software compatibile con i processori attualmente presenti sui Personal Computer. Oltre all architettura semplificata, in questo volume vengono trattati in maggior dettaglio alcuni aspetti realizzativi del Personal Computer. Per prima cosa vengono descritte alcune delle interfacce classiche, come le interfacce per la tastiera e per il video, l interfaccia di conteggio, l interfaccia seriale, l interfaccia a blocchi per le memorie di massa, e viene effettuata la loro gestione a controllo di programma. Successivamente, viene illustrato il meccanismo di interruzione, con riferimento alla tabella delle interruzioni IDT e al controllore di interruzione APIC (IOAPIC + Local APIC), e viene effettuata la gestione delle interfacce di cui al capoverso precedente utilizzando il meccanismo di interruzione. Infine, viene illustrata la struttura del bus PCI e descritta in dettaglio la funzionalità di bus mastering. Con riferimento all interfaccia a blocchi per le memorie di massa, viene effettuata la gestione dei dati mediante il meccanismo di accesso diretto alla memoria, realizzato dal bus mastering PCI. Nell ultima parte di questo volume vengono presentate alcune delle tecniche utilizzate per aumentare l efficienza del processore, come l organizzazione in pipeline, la tecnica dell esecuzione fuori ordine e quella dell esecuzione speculativa. Il presente volume, oltre a sviluppare nuovi argomenti, riprende alcune parti già presenti nel testo P. Corsini, G. Frosini, B. Lazzerini, Architettura dei Calcolatori, McGraw-Hill, Milano Per poter sviluppare effettivamente programmi di I/O utilizzando un Personal Computer, è stato realizzato un apposito pacchetto software che, a differen-

10 10 Prefazione za dei sistemi operativi esistenti (come Windows), lascia al programmatore completa libertà di accesso a tutte le risorse del sistema. Il pacchetto si basa sul sistema operativo Free-Dos, sul compilatore-collegatore DJGPP, e su un bootloader appositamente sviluppato che, oltre a rendere effettive tutte le potenzialità del processore PC (gestisce la transizione da modo reale (architettura 8086) a modo protetto (architettura IA-32)), consente di accedere liberamente i) a tutte le interfacce presenti in un Personal Computer, ii) alla tabella delle interruzioni IDT e al controllore di interruzione APIC, e iii) al bus PCI e alla funzionalità di bus mastering. Il sistema operativo Free-DOS è disponibile via Internet al sito: mentre il compilatore-collegatore DJGPP è disponibile via Internet al sito): Per entrambi, la licenza d uso cui far riferimento (GNU General Public License) è quella della Free Software Fondation. Il pacchetto appositamente realizzato per sviluppare programmi di I/O è disponibile come immagine di un CD, e può essere installato su un Personal Computer (occorre poi effettuare una ripartenza del calcolatore, con bootstrap da sistema operativo DOS). Esiste anche una versione del pacchetto comprendente l emulatore QEMU, che gira come applicazione del sistema Operativo Windows (consente di operare con un Persona Computer simulato). Entrambe le versioni sono disponibili sul sito Internet: I programmi di I/O vengono scritti prevalentemente in C++. Solo alcune routine sono scritte in Assembler: esiste peraltro una libreria (libce: libreria di Calcolatori Elettronici) che contiene anche tali routine e che può essere inclusa nei programmi utente. Per comprendere gli argomenti trattati in questo volume occorre avere conoscenze di base sui linguaggi di programmazione Assembler e C++, e sulla realizzazione di programmi misti con file scritti in questi due linguaggi (argomenti trattati nel Volume I di questo testo). La predisposizione di questo volume ha comportato una notevole attività, soprattutto implementativa e sperimentale. Gli autori intendono ringraziare coloro che hanno contribuito alla sua realizzazione, e a quanti vorranno effettuare suggerimenti o critiche.

11 4 Interfacce per la tastiera e per il video 4.1 Tastiera e sua interfaccia La tastiera del Personal Computer è collegata al processore tramite una circuiteria di interfaccia funzionalmente equivalente al controllore INTEL Tale circuiteria (vedi Figura 4.1) possiede 4 registri interni: un buffer di ingresso RBR, un buffer di uscita TBR, un registro di stato STR e un registro di comando CMR. I bit n. 0 e 1 del registro STR rappresentano, rispettivamente, il flag di ingresso FI e il flag di uscita FO per la gestione dell interfaccia a controllo di programma. L interfaccia risulta montata sul bus locale, spazio di I/O, agli indirizzi 0x0060 (RBR e TBR) e 0x0064 (STR e CMR): la discriminazione fra registri aventi lo stesso indirizzo viene effettuata dal tipo di operazione, lettura (RBR e STR) o scrittura (TBR e CMR). Notare che le istruzioni di I/O possono specificare direttamente gli indirizzi dei registri dell interfaccia, in quanto tali indirizzi sono minori di 256. Le tastiere hanno 101/102 tasti, in dipendenza dalla specifica nazione (la tastiera inglese ha 101 tasti). Ogni tasto ha un proprio codice di scansione: quando il tasto viene premuto, la tastiera genera un byte (make code) corrispondente al codice di scansione, mentre quando il tasto viene rilasciato la tastiera genera uno o più byte (break code), nei quali è ricompreso il codice di scansione stesso. Per molti tasti (tasti typematic), se il tasto rimane premuto, la tastiera genera ripetutamente, con un opportuno intervallo di separazione, il make code del tasto stesso. L interfaccia della tastiera rende disponibile, tramite il registro RBR, il cosiddetto codice di sistema del tasto (o semplicemente codice): il make code è quello prodotto dalla tastiera, mentre il break code viene ottenuto dalla somma del make code e del numero 0x80 (128 decimale). Naturalmente, il flag FI

12 68 Capitolo 4 del registro STR segnala la presenza nel registro RBR sia del make code che del break code. RBR 0x0060 TBR 0x STR FO FI 0x0064 CMR 0x0064 Figura 4.1 L interfaccia per la tastiera La comunicazione tra tastiera e interfaccia avviene con un collegamento seriale a due fili: su uno viaggia il clock generato dall interfaccia, mentre sull altro viaggia serialmente, in modo asincrono (principalmente dalla tastiera all interfaccia) un dato con una trama asincrona a 11 bit (1 bit di start, 8 bit di informazione, 1 bit di parità e un bit di stop). L interfaccia può disabilitare la tastiera, mantenendo il clock a valore basso. Si possono dare all interfaccia opportuni comandi scrivendo in CMR: alcuni di essi possono richiedere un dato da immettere in TBR, o produrre un risultato da prelevare da RBR. Un particolare comando è rappresentato dalla configurazione 0x60, che richiede un dato da scrivere in TBR, i cui bit hanno il seguente significato: bit n. 7 deve valere 0 (serve a controllare il mouse) bit n. 6 (Keyboard Translate Mode): converte (1) o meno (0) il codice di scansione proveniente della tastiera nel Codice di Scansione 1 (quello che usa il DOS); bit n. 5 deve valere 1 (serve a controllare il mouse) bit n. 4 (Disable Keyboard): disabilita (1) o meno (0) la tastiera; bit n. 1-3 devono valere 0 bit n. 0 (Enable Keyboard Interrupt): abilita (1) o meno (0) l interfaccia a generare una richiesta di interruzione. La funzione keyboard_init(), vista nel sottoparagrafo 3.8.1, inizializza la tastiera scrivendo preliminarmente la configurazione 0x60 in CMR e quindi 0x60 in TBR: viene quindi abilitata la tastiera a funzionare con codice di scansione 1 e richieste di interruzioni disabilitate.

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