Reti combinatorie. Reti combinatorie (segue) Struttura di un elaboratore - introduzione. Architettura degli Elaboratori T.

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1 Reti combinatorie Sommatore Sottrattore Reti sequenziali Generatore di sequenze Riconoscitore di sequenze Reti combinatorie PROGRAMMAZIONE Il programmatore riporta le istruzioni che il calcolatore dovrà eseguire, in un programma Automa universale Automa universale programmabile Calcolatore In grado di effettuare molte azioni elementari indipendenti In grado di eseguire una sequenza di azioni elementari ESECUZIONE L automa legge la prima istruzione del programma, la esegue, poi legge la seconda, la esegue, e così via Architettura degli Elaboratori - - T. Vardanega Pagina 3 Rappresentano l implementazione di funzioni pure (ossia senza stato) a livello hardware Rete logica con n ingressi binari ed m uscite binarie Ad ogni combinazione di valori di ingresso corrisponde una ed una sola combinazione di valori di uscita Architettura degli Elaboratori - - T. Vardanega Pagina 3 La specifica di una funzione logica da implementare mediante rete combinatoria può essere vista come un programma La progettazione diventa combinazione e complemento di reti già note Componenti standard Confrontatore, commutatore, selezionatore Confrontatore, a due ingressi (x,y) ed una uscita (z) z := not (x = y) Commutatore, a due ingressi primari (x,y), un ingresso di controllo (α) ed una uscita (z) z := if not α then x else y Selettore, ad un ingresso primario (x), un ingresso di controllo (α) e due uscite (z,z 2 ) if not α then (z := x ; z 2 := ) else (z := ; z 2 := x) Architettura degli Elaboratori - - T. Vardanega Pagina 32 Architettura degli Elaboratori - - T. Vardanega Pagina 33 Operatori aritmetico logici a specifica diretta Addizione, sottrazione, traslazione, rotazione, incremento, decremento, etc. Reti aritmetico logiche multi-funzione Eseguono una delle operazioni suddette a seconda del valore assunto da un certo numero di variabili di controllo Si usano per implementare le ALU (arithmetic logic unit) Esempio: m ingressi primari (x,, x m ), n ingressi di controllo (α,, α n ), una uscita (z) z := case α α 2 α n when => x when => x 2 when => x m end case Gli ingressi di controllo sono tipicamente (combinazioni di) bit singoli Architettura degli Elaboratori - - T. Vardanega Pagina 34 Architettura degli Elaboratori - - T. Vardanega Pagina 35 Architettura degli Elaboratori - - T. Vardanega

2 Reti sequenziali Rappresentano l implementazione di funzioni con stato, ossia di automi a stati finiti Strumenti di espressione (specifica) della parte controllo e della parte operativa di unità di elaborazione Un automa a stati finiti è una macchina caratterizzata da: n variabili logiche di ingresso (2 n stati di ingresso X i ) m variabili logiche di uscita (2 m stati di uscita Z i ) k variabili logiche di stato interno (2 k stati interni S i ) una funzione σ di transizione dello stato interno σ : X S S una funzione ϖ delle uscite ϖ : X S Z Architettura degli Elaboratori - - T. Vardanega Pagina 36 Architettura degli Elaboratori - - T. Vardanega Pagina 37 In un modello ideale di rete sequenziale di tipo sincrono, le variazioni di stato (S i S i+ ) avvengono in corrispondenza degli istanti di una sequenza temporale discreta (t,t 2,,t n, ) di intervallo costante ( =t n -t n- ) S S S 2 S n-2 S n- S n t t 2 t n- t n 2 modelli matematici di automa Modello di Mealy S(t i+ ) = σ(x(t i ), S(t i )) Z(t i+ ) = ϖ(x(t i ), S(t i )) Sia lo stato interno successivo S(t i+ ) che lo stato di uscita successivo Z(t i+ ) dipendono tanto dallo stato di ingresso presente X(t i ) che dallo stato interno presente S(t i ) Architettura degli Elaboratori - - T. Vardanega Pagina 38 Architettura degli Elaboratori - - T. Vardanega Pagina 39 Modello di Moore S(t i+ ) = σ(x(t i ), S(t i )) Z(t i+ ) = ϖ(s(t i )) La sequenza di uscita è ritardata di un intervallo rispetto a quella di un modello di Mealy: Z(t i+ ) = ϖ(s(t i )) = ϖ(σ(x(t i- ), S(t i- ))) = ϖ`(x(t i- ), S(t i- )) La realizzazione delle funzioni σ ed ϖ mediante reti combinatorie dà luogo alla parte combinatoria delle reti sequenziali Il modo classico di rappresentare (specificare) è mediante tabelle di verità Architettura degli Elaboratori - - T. Vardanega Pagina 4 Architettura degli Elaboratori - - T. Vardanega Pagina 4 Architettura degli Elaboratori - - T. Vardanega 2

3 Esempio y = S(t i ) ; Y = S(t i+ ) ; x = X(t i ) ; z = Z(t i+ ) y x ϖ z σ Y Nel modello ideale le funzioni σ ed ϖ hanno un tempo di stabilizzazione nullo Nel modello reale occorre un ritardo non nullo per la stabilizzazione delle uscite, a partire da quando gli ingressi sono stabili Gli ingressi di tipo {y = S(t i ) variano, in principio, in tempi diversi rispetto agli ingressi di tipo {x = X(t i ) Architettura degli Elaboratori - - T. Vardanega Pagina 42 Architettura degli Elaboratori - - T. Vardanega Pagina 43 Occorre dunque ripristinare l ipotesi che le le variabili di ingresso alla rete varino tutte simultaneamente, ad intervalli temporali discreti A tal fine si usano componenti standard detti registri (impulsati) Registro impulsato R con ingresso ed uscita a livelli a R ::= when p do b := a p R livello b livello a p b periodo τ durata δ scrittura sul fronte di discesa dell impulso Architettura degli Elaboratori - - T. Vardanega Pagina 44 Architettura degli Elaboratori - - T. Vardanega Pagina 45 R è un registro flip-flop F (latch) p è periodico ed è detto segnale di clock Il periodo τ comprende δ (p.es.: τ = ns.) Frequenza di clock f = / τ (p.es.: f = GHz) Occorre che l ingresso a non vari durante δ R è una rete sequenziale (asincrona) con periodo di stabilizzazione δ (metastabilità) Un registro ad N bit è ottenuto mettendo in parallelo N registri latch da bit, tutti impulsati dallo stesso segnale di clock Rete sequenziale sincrona Level input Level output Clocked (LLC), modello di Mealy {x e {y sono a livelli; p (clock) è impulsivo {x n {y k ϖ σ R p m {Y {z Architettura degli Elaboratori - - T. Vardanega Pagina 46 Architettura degli Elaboratori - - T. Vardanega Pagina 47 Architettura degli Elaboratori - - T. Vardanega 3

4 Livello Firmware Sistema visto come composizione di n unità di elaborazione interagenti Ad ogni unità è affidato un certo sottinsieme delle funzionalità del sistema L interazione tra tali unità fornisce la funzione complessiva di sistema Un elaboratore generico comprende molte unità (, memoria,, etc.) Ciascuna unità opera in modo Autonomo, dati gli ingressi ottenuti tramite interazione con altre unità Sequenziale, con funzionamento specificato da un microprogramma espresso in un dato microlinguaggio L interpretazione del microprogramma viene eseguita da due reti sequenziali LLC interagenti, denominate Parte Controllo (PC) e Parte Operativa (PO) Architettura degli Elaboratori - - T. Vardanega Pagina 48 Architettura degli Elaboratori - - T. Vardanega Pagina 49 Variabili di condizionamento {x PC PO Segnale di clock Variabili di controllo {α {β La PO provvede all esecuzione dei comandi del microlinguaggio (microistruzioni) tramite reti combinatorie standard e registri La PC provvede a: Controllo di sequenzializzazione delle microistruzioni tramite variabili di condizionamento {x relative allo stato interno di PO Invio comandi di esecuzione a PO tramite variabili di controllo {α {β Architettura degli Elaboratori - - T. Vardanega Pagina 5 Architettura degli Elaboratori - - T. Vardanega Pagina 5 Variabili di condizionamento {x : PO PC Esempio: test per zero del contenuto di un certo registro Variabili di controllo : PC PO {β abilita / disabilita la scrittura nei registri di PO {α fornisce gli ingressi secondari per i commutatori, selezionatori, ALU, etc. di PO Esempio: instradamento da registro/i sorgente a registro destinazione della microistruzione Progettazione di unità. Specifica delle operazioni esterne dell unità 2. Scrittura del microprogramma di interpretazione delle operazioni esterne 3. Derivazione di PO a partire dal microprogramma 4. Derivazione di PC a partire dal microprogramma 5. Determinazione del periodo di clock 6. Valutazione delle prestazioni Architettura degli Elaboratori - - T. Vardanega Pagina 52 Architettura degli Elaboratori - - T. Vardanega Pagina 53 Architettura degli Elaboratori - - T. Vardanega 4

5 Ogni microistruzione del microprogramma esegue in un ciclo di clock Microlinguaggio Phrase Structured (PS) Microoperazioni nulle (nop) o di trasferimenti, anche multipli, tra registri Etichetta (indirizzo) Variabili di condizionamento i : case x i x i2... x in when : µ p, goto j Frase condizionale : µ p, goto j Condizioni logiche... : µ pk, goto j k Microoperazioni Architettura degli Elaboratori - - T. Vardanega Pagina 54 PO tipicamente vista come rete sequenziale di Moore Per microoperazioni non parallele basta una ALU multi-funzione PC come rete sequenziale di Mealy Etichette microistruzioni stati interni Variabili di condizionamento stati ingresso Microoperazione (=variabili di controllo) stati di uscita Architettura degli Elaboratori - - T. Vardanega Pagina 55 PC microprogrammata Memoria di controllo indirizzo Rete di condizionamento {x M[indirizzo] = Parola di controllo {α {β Registro di stato Indirizzo microistruzione successiva {α {β designa la microoperazione richiesta Controllo residuo In aggiunta alle variabili di controllo {α {β emesse dalla PC Generate come funzione del contenuto dei registri della PO Riducono la complessità di struttura e di progettazione della PC Architettura degli Elaboratori - - T. Vardanega Pagina 56 Architettura degli Elaboratori - - T. Vardanega Pagina 57 Modelli PC-PO alternativi Moore-Moore, microlinguaggio Transfer- Structured (TS) Maggior numero di cicli di clock ma di minor durata rispetto al modello Mealy-Moore Moore-Mealy Equivalente al modello Moore-Moore, con PO ottenuta anticipando il prelievo di {x all ingresso dei registri Microlinguaggio TS etichetta : microoperazione case condizione logica when valore => indirizzo successivo when valore 2 => indirizzo successivo 2 when valore n => indirizzo successivo n end case Architettura degli Elaboratori - - T. Vardanega Pagina 58 Architettura degli Elaboratori - - T. Vardanega Pagina 59 Architettura degli Elaboratori - - T. Vardanega 5

6 Esempio Specifica: while true loop A := A + B; if A < then A := -A end if; end loop; PS (Mealy-Moore): [ottimizzato]. A + B A,. (A = ) A A, ; (A = ) A + B A, TS (Moore-Moore):. A + B A,. nop (A = ) ; (A = ) A A, Formalismi di µprogramma: ; : azioni alternative, : azioni parallele Le condizioni logiche si omettono se tutte abilitano la stessa azione TS (Moore-Mealy):. A + B A (A = ) ; (A = ). -A A, [{x anticipato ]. L interfaccia di Architettura degli Elaboratori - - T. Vardanega Pagina 6 Architettura degli Elaboratori - - T. Vardanega Pagina 6-7F 8 - FF [] [] [2] [3] [8] [8] IR AL T SI - 7F 8 - FF [] [] [2] [3] [8] [8] ALU 2. Address Bus e Data Bus 3. La Architettura degli Elaboratori - - T. Vardanega Pagina 62 Architettura degli Elaboratori - - T. Vardanega Pagina 63 IR AL T SI ALU R/W x 4 - FFF :::: :: 4FF RAM - 7F 8 - FF [] [] [2] [3] [8] [8] IP IR AL T SI ALU x R/W 4 - FFF :::: :: 4FF RAM - 3FF BE 2 3 B :::: :: 3FF ROM - 7F 8 - FF [] [] [2] [3] [8] [8] 4. La memoria dati 5. La memoria programmi Architettura degli Elaboratori - - T. Vardanega Pagina 64 Architettura degli Elaboratori - - T. Vardanega Pagina 65 Architettura degli Elaboratori - - T. Vardanega 6

7 fetch(void) { =IP; RW=READ; dato=; IR=dato; =NULL; IP++; modulo { fetch(); execute(); Emette il valore del registro IP nell Address Bus Specifica che l operazione è una lettura (READ) Legge il codice operativo nel Data Bus e lo pone nell Instruction Register Poi svuota l Address Bus! " " # # " " $ " % "! " & $' # '( variabili di appoggio execute(void) { unsigned int indirizzo; switch(ir) { case NOP : wait(); break; case INC_AL : AL++; break; :::: Infine incrementa IP per ogni tipo di istruzione Architettura degli Elaboratori - - T. Vardanega Pagina 66 moduloio { static unsigned char io[rangeiomax-rangeiomin]; while ((<=RangeIOmax)&(>=RangeIOmin)) { if (RW==READ) { dato=io[-rangeiomin]; =dato; else { dato=; io[-rangeiomin]=dato; Architettura degli Elaboratori - - T. Vardanega Pagina 67 moduloram { static unsigned char ram[rangerammax-rangerammin]; while ((<=RangeRamMax)&(>=RangeRamMin)) { if (RW==READ) { dato=ram[-rangerammin]; =dato; else { dato=; ram[-rangerammin]=dato; modulorom { static unsigned char rom[rangerommax-rangerommin]; while ((<=RangeMemMax)&(>=RangeMemMin)) { dato=rom[-rangerommin]; =dato; Architettura degli Elaboratori - - T. Vardanega Pagina 68 Architettura degli Elaboratori - - T. Vardanega Pagina 69 : registro Instruction Pointer (IP); registro generale (AL, 8 bit); registro indice (SI, 6 bit); registri interni (IR,T); ALU RAM: capacità di 372 celle di memoria da byte ciascuna, dall indirizzo 4 hex a FFF hex ROM: capacità di 768 celle di memoria da byte, da hex a 3FF hex : 28 indirizzi di input, da hex a 7F hex, e 28 indirizzi di output, da 8 hex a FF hex Esempio: BE MOV SI, 3 B MOV AL, MOV [SI+5],AL 9 4E DEC SI A 75 F9 JNZ 5 C CD 2 INT 2 Addizione in complemento a 2 Architettura degli Elaboratori - - T. Vardanega Pagina 7 Architettura degli Elaboratori - - T. Vardanega 7