Laboratorio di Elettronica

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Gianluca Rubino
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1 Laboratorio di Elettronica a.a Come nasce un circuito integrato Ing. Carmine Abbate webuser.unicas.it/elettronica

2 PROGETTISTA Fabbricazione di un circuito integrato: dall idea al chip SPECIFICHE SCHEMA BLOCCHI SCHEMA CIRCUITALE PROGETTO IDEA Linguaggio comune: COSTRUTTORE WAFER DI SILICIO IMPIANTAZIONE IONICA OSSIDAZIONE DEPOSIZIONE DEL POLISILICIO INTERCONNESSIONI IN METALLO LAYOUT LAYOUT = disposizione fisica dei dispositivi PACKAGING CHIP

WAFER DI SILICIO IMPIANTAZIONE IONICA OSSIDAZIONE DEPOSIZIONE DEL POLISILICIO

3 Com è strutturato il wafer? DIE o CHIP

4 Fabbricazione del wafer in silicio monocristallino: Metodo di Czochralski Bobina Barretta di silicio monocristallino Silicio Fuso

5 Fabbricazione del wafer in silicio monocristallino: Metodo di Czochralski Lingotto di Silicio monocristallino Silicio fuso

6 Fabbricazione del wafer in silicio monocristallino: Metodo di Czochralski Èpossibile fabbricare wafer in silicio con una concentrazione controllata di drogaggio (n o p): basta inserire nel silicio fuso atomi del drogante opportuno (es. Fosforo, Boro, ecc.) Silicio fuso

concentrazione controllata di drogaggio (n o p): basta inserire nel

7 Fabbricazione del wafer in silicio:taglio In fine il lingotto viene tagliato ed abbiamo i wafer in silicio 30 cm 500µm

8 I wafer da 30 cm permettono di processare 2.5 volte più chip dei wafer di 20 cm L investimento supera i 500 milioni di euro La classe della camera pulita deve adeguarsi a geometrie < 0.12 µm Note nella fotografia: Indumenti altipolvere Mascheraturacompleta Fori nel pavimento Dimensioni del wafer

di euro La classe della camera pulita deve adeguarsi a geometrie < 0.

9 Fabbricazione del wafer in silicio: ossidazione La superficie del wafer viene ricoperta da uno strato di ossido per proteggerla dalla contaminazione da parte di impurità esterne Ossido di silicio (SiO 2 ) p-silicio ha inizio il processo di fabbricazione Er = 3.9 r = 10 7 V/cm

contaminazione da parte di impurità esterne Ossido di silicio (SiO 2

10 Le maschere Per costruire una qualsiasi struttura nel Wafer di silicio è necessario 1. identificare la locazione fisica in cui realizzarla 2. selezionare questa locazione e proteggere tutto il resto della superficie del wafer 3. eseguire i passi di processo necessari per realizzare la struttura maschera maschera

selezionare questa locazione e proteggere tutto il resto della superficie del

11 1) Selezione delle regioni attive Raggi UV maschera photo-resist Nitruro di silicio (Si 3 N 4 ) Ossido di silicio (SiO 2 ) p-silicio 1. Deposizione del nitruro su tutto il wafer 2. Deposizione del photo-resist 3. Esposizione ai raggi UV

12 1) Selezione delle regioni attive photo-resist non esposto ai raggi UV photo-resist esposto ai raggi UV p-silicio Nitruro di silicio (Si 3 N 4 ) Ossido di silicio (SiO 2 )

13 1) Selezione delle regioni attive Attacco chimico con acido p-silicio Il foto-resist esposto ai raggi UV è sensibile all attacco chimico Il photo-resist non esposto ai raggi UV non reagisce con l acido e protegge tutta la regione sottostante

attacco chimico Il photo-resist non esposto ai raggi UV non

14 1) Selezione delle regioni attive Qui sarà costruito l nmos Qui sarà costruito il pmos Shallow trench isolation (STI) SiO 2 p-silicio Il foto-resist viene completamente rimosso mediante un nuovo attacco chimico Viene depositato l ossido di isolamento solo nelle regioni non coperte dal nitruro

foto-resist viene completamente rimosso mediante un nuovo attacco chimico

15 Tecniche per introdurre impurità Diffusione Impiantazione Ionica ( C) (temperatura ambiente) Deposizione chimica da fase di vapore (CVD) (gas viene fatto reagire con Si: 500 C -> SiO 2, 1000 C -> Si epitassiale, basse temperature -> Si Poly)

chimica da fase di vapore (CVD) (gas viene fatto reagire con

16 Argo Tecniche per la realizzazione delle connessioni Sputtering Al 99.9% Disco completamente ricoperto (spessore dipendente dal tempo) successivamente verrà rimosso dove non necessario

17 Regole di Layout Il circuito integrato è definito da un set di maschere ciascuna corrispondente ad uno o più passi di processo Affinché il circuito sia realizzato in modo ottimale è necessario rispettare una serie di regole legate a: minima risoluzione e tolleranza della fotolitografia inevitabile disallineamento tra le maschere imprecisioni nel processo buon senso del progettista BiCMOS CMOS 20 strati di mascheratura strati di mascheratura

regole legate a: minima risoluzione e tolleranza della fotolitografia inevitabile disallineamento tra le

18 Regole di Layout Tutte le dimensioni e le distanze sono definite come multipli di un parametro λ λ è il parametro che caratterizza la tecnologia ed è legato alla minima risoluzione litografica N x λ

19 Principali dispositivi Passivi Resistori (non di valore troppo grosso) (tipo PN 20% con 5% di ripetitività) Per valori + precisi: Si Poly drogato) Condensatori (max 100pF) (Tipi: MOM, PN - varicap) Occorre ridurre al minimo il valore delle resistenze e dei condensatori integrati al fine di ridurre l area occupata sul chip

(max 100pF) (Tipi: MOM, PN - varicap) Occorre ridurre al minimo il valore delle

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