Memorie Caratteristiche principali

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1 v e l o c t à a m p e z z a c o s t o Memore Caratterstche prncpal Locazone: processore, nterna (prncpale), esterna (secondara) Capactà: dmensone parola, numero d parole Untà d trasfermento: parola, blocco Metodo d accesso: sequenzale, dretto, casuale, assocatvo Prestazon: tempo d accesso, tempo d cclo, veloctà trasfermento Modello fsco: a semconduttore, magnetco, ottco, magnetco-ottco Caratterstche fsche: volatle/non volatle, rscrvble/non rscrvble Organzzazone Archtettura degl elaborator -1 Pagna 161 Gerarche d memora Tecnologe d memora L deale sarebbe una memora molto ampa, molto veloce e molto economca Tecnologa regstro cache SRAM DRAM dsco CD/DVD-ROM [meno capace d dsco!] nastro Archtettura degl elaborator -1 Pagna 162 Archtettura degl elaborator A. Sperdut

2 Gerarche d memora Prestazon CPU/memora Le CPU hanno avuto un aumento d prestazon notevole, dovuto ad nnovazon tecnologche ed archtettural Le memore sono mglorate solo graze agl avanzament tecnologc Archtettura degl elaborator -1 Pagna 163 Gerarche d memora Propretà de programm Propretà statche (dal fle sorgente) Propretà dnamche (dall esecuzone) Lneartà de rferment Gl ndrzz accedut sono spesso consecutv Localtà de rferment Localtà spazale Gl access ad ndrzz contgu sono pù probabl Localtà temporale La zona d accesso pù recente è quella d permanenza pù probable Archtettura degl elaborator -1 Pagna 164 Archtettura degl elaborator A. Sperdut

3 Gerarche d memora La congettura 90/10 Un programma mpega medamente l 90% del suo tempo d esecuzone alle prese con un numero d struzon par a crca l 10% d tutte quelle che lo compongono. Archtettura degl elaborator -1 Pagna 165 Gerarche d memora Dvde et mpera Convene organzzare la memora su pù lvell gerarchc: Lvello 1 (cache): molto veloce e molto costosa dmenson rdotte, per dat ad accesso pù probable [anche pù lvell d cache] Lvello 2 (memora centrale): molto ampa e lenta costo contenuto, per tutt dat del programma Archtettura degl elaborator -1 Pagna 166 Archtettura degl elaborator A. Sperdut

4 Gerarche d memora Organzzazone gerarchca Memora a lvell Al lvello pù basso (nferore) stanno support d memora pù capac, pù lent e meno costos A lvell pù alt (superor) s pongono support pù veloc, pù costos e meno capac La CPU usa drettamente l lvello pù alto Ogn lvello nferore deve contenere tutt dat present a lvell superor (ed altr) Archtettura degl elaborator -1 Pagna 167 Gerarche d memora Schema concettuale Lvello nferore CPU Cache Memora trasfermento d parola Lvello superore trasfermento d blocco centrale Archtettura degl elaborator -1 Pagna 168 Archtettura degl elaborator A. Sperdut

5 Gerarche d memora Suddvsone n blocch Per realzzare un organzzazone gerarchca convene suddvdere la memora n blocch La dmensone d un blocco è la quanttà mnma ndvsble d dat che occorre prelevare (copare) dal lvello nferore L ndrzzo d un dato dvene l ndrzzo del blocco che lo contene sommato alla poszone del dato all nterno del blocco Archtettura degl elaborator -1 Pagna 169 Archtettura degl elaborator -1 Pagna 170 Archtettura degl elaborator A. Sperdut

6 Gerarche d memora Ht e mss Un dato rchesto dalla CPU può essere presente n cache (ht) oppure mancante (mss) Un ht, successo, deve essere molto probable (>90%) se s vuole guadagnare effcenza prestazonale Un mss, fallmento, rchede l avvo d una procedura d scambo dat (swap) con l lvello nferore Archtettura degl elaborator -1 Pagna 171 Gerarche d memora Tempo medo d accesso T a : Tempo medo d accesso ad un dato n memora T a = T h P h T m (1 P h ) T h = tempo d accesso ad un dato presente n cache T m = tempo medo d accesso ad un dato non n cache (funzone della dmensone del blocco) P h = probabltà d ht (funzone della dmensone del blocco e della poltca d gestone) Archtettura degl elaborator -1 Pagna 172 Archtettura degl elaborator A. Sperdut

7 Gerarche d memora Tecnca generale Suddvsone della memora centrale n blocch logc Dmensonamento della cache n multplo d blocch Per ogn ndrzzo emesso dalla CPU Ht Il dato rchesto vene fornto mmedatamente alla CPU Mss La cache rchede l dato al lvello nferore Il blocco contenente l dato vene posto n cache Il dato rchesto vene fornto alla CPU Archtettura degl elaborator -1 Pagna 173 Archtettura degl elaborator -1 Pagna 174 Archtettura degl elaborator A. Sperdut

8 Archtettura degl elaborator -1 Pagna 175 Gerarche d memora Problematche Organzzazone della cache e tecnche d allocazone Indvduazone d ht o mss Poltca d rmpazzo de blocch Congruenza de blocch Archtettura degl elaborator -1 Pagna 176 Archtettura degl elaborator A. Sperdut

9 Gerarche d memora Assocazone dretta Tecnca nota come drect mappng Ogn blocco del lvello nferore può essere allocato solo n uno specfca poszone (detta lnea o slot) del lvello superore Inseme 0 Inseme 1 Inseme 2 Inseme 3 Inseme M-1 Lvello nferore M nsem da N blocch Lvello superore N poszon d blocco ILS = Indrzzo Lvello Superore ILI = Indrzzo Lvello Inferore } ILS = ILI mod N Archtettura degl elaborator -1 Pagna 177 Assocazone dretta Archtettura degl elaborator -1 Pagna 178 Archtettura degl elaborator A. Sperdut

10 Esempo d assocazone dretta Archtettura degl elaborator -1 Pagna 179 Vantagg Gerarche d memora Assocazone dretta Semplctà d traduzone da ndrzzo ILI (memora) ad ndrzzo ILS (cache) Determnazone veloce d ht o mss Svantagg Necesstà d contraddstnguere l blocco presente n ILS (ntroduzone d un etchetta, tag ) Swap frequent per accesso a dat d blocch adacent Archtettura degl elaborator -1 Pagna 180 Archtettura degl elaborator A. Sperdut

11 Gerarche d memora Assocazone completa Tecnca nota come fully assocatve Ogn blocco del lvello nferore può essere posto n qualunque poszone del lvello superore lvello nferore M blocch lvello nferore N poszon d blocco Archtettura degl elaborator -1 Pagna 181 Assocazone completa Archtettura degl elaborator -1 Pagna 182 Archtettura degl elaborator A. Sperdut

12 Esempo d assocazone completa Archtettura degl elaborator -1 Pagna 183 Gerarche d memora Assocazone completa Alla cache capace d N blocch vene assocata una tabella d N poszon, contenent l numero d blocco effettvo (tag) n essa contenuto. Vantagg Massma effcenza d allocazone Svantagg Determnazone onerosa della corrspondenza ILS-ILI e della verfca d ht/mss Archtettura degl elaborator -1 Pagna 184 Archtettura degl elaborator A. Sperdut

13 Gerarche d memora Assocazone a grupp Tecnca nota come N-way set assocatve Ogn blocco d un certo nseme d blocch del lvello nferore può essere allocato lberamente n uno specfco gruppo d blocch del lvello superore Inseme 0 Inseme 1 Inseme 2 Inseme 3 Inseme M-1 Lvello nferore lvello superore R grupp da N poszon d blocco In questo caso: N=2 2-way set assocatve M nsem da R blocch Archtettura degl elaborator -1 Pagna 185 Assocazone a grupp Archtettura degl elaborator -1 Pagna 186 Archtettura degl elaborator A. Sperdut

14 Esempo d assocazone a grupp (N=2) Archtettura degl elaborator -1 Pagna 187 Gerarche d memora Assocazone a grupp Alla cache, composta da R grupp d N poszon d blocco cascuno, s affancano R tabelle d N element, contenent le etchette (tag) che desgnano blocch effettv post nelle poszone corrspondente. Valutazone: buona effcenza d allocazone a fronte d una sopportable complesstà d rcerca Archtettura degl elaborator -1 Pagna 188 Archtettura degl elaborator A. Sperdut

15 Gerarche d memora Poltche d rmpazzo de blocch Quale blocco convene sostture n cache per effettuare uno swap? (Penaltà d mss) Casuale, per occupazone omogenea dello spazo Least Recently Used (LRU), per preservare localtà temporale P(mss) rmpazzo casuale rmpazzo LRU N-way Ampezza cache 16 KB 5,69 5,29 4,96 5,18 4,67 4,39 64 KB 2,01 1,66 1,53 1,88 1,54 1, KB 1,17 1,13 1,12 1,15 1,13 1,12 Archtettura degl elaborator -1 Pagna 189 Gerarche d memora Il problema della scrttura La scrttura de dat determna ncoerenza tra l blocco n cache e quello ne lvell superor Wrte through Scrttura contemporanea n cache e nel lvello d memora nferore Aumento d traffco per frequent scrtture nel medesmo blocco, ma dat sono sempre coerent tra lvell S rcorre a buffer d scrttura asncron (dffert) verso la memora. N.B.: La memora contene struzon e dat, e solo l 50% delle operazon su dat sono scrtture (crca 12 % del totale) Archtettura degl elaborator -1 Pagna 190 Archtettura degl elaborator A. Sperdut

16 Gerarche d memora Il problema della scrttura Wrte back Scrttura n memora nferore dfferta al rmpazzo del blocco d cache corrspondente Occorre rcordare se sono avvenute operazon d scrttura nel blocco Consente ottmzzazone del traffco tra lvell Causa perod d ncoerenza Archtettura degl elaborator -1 Pagna 191 Gerarche d memora Il problema de mss Mss d prmo accesso, nevtable e non rducble Mss per capactà nsuffcente, quando la cache non può contenere tutt blocch necessar all esecuzone del programma Mss per confltto, quando pù blocch possono essere mappat (con assocazone dretta o a grupp) su uno stesso gruppo Archtettura degl elaborator -1 Pagna 192 Archtettura degl elaborator A. Sperdut

17 Gerarche d memora Il problema de mss Tecnche classche d soluzone Maggor dmensone d blocco Buona per frure d localtà spazale Causa ncremento d mss per confltto (meno blocch dsponbl) Maggore assocatvtà Causa ncremento del tempo d localzzazone n gruppo (ht) Soggetta alla regola del 2:1 Una cache ad N blocch con assocazone dretta ha una probabltà d mss pressoché uguale ad una cache d dmensone N/2 con assocazone a 2 ve Archtettura degl elaborator -1 Pagna 193 Altre tecnche Gerarche d memora Il problema de mss Separazone tra cache dat e cache struzon (gà vsto n ppelne) Ottmzzazone degl access medante complator Poszonamento accurato delle procedure rpettve Fusone d vettor n strutture (localtà spazale) Trasformazon d terazon anndate (localtà spazale) Archtettura degl elaborator -1 Pagna 194 Archtettura degl elaborator A. Sperdut

18 Gerarche d memora Es.: Fusone d vettor n strutture /* prma della ottmzzazone */ nt val[size]; nt key[size]; merged_array[0] MEMORIA val key val key val[0] key[0] MEMORIA /* dopo l ottmzzazone */ struct merge { nt val; nt key; }; struct merge merged_array[size]; Archtettura degl elaborator -1 Pagna 195 Gerarche d memora Es.: Iterazon anndate /* prma della ottmzzazone */ for (j=0;j<100;j=j+1) for (=0;<5000;=+1) x[][j] = 2*x[][j]; x[0][0] j x[1][0] controllo controllo prma dopo /* dopo l ottmzzazone */ for (=0;<5000;=+1) for (j=0;j<100;j=j+1) x[][j] = 2*x[][j]; x[2][0] x[4999][0] Archtettura degl elaborator -1 Pagna 196 Archtettura degl elaborator A. Sperdut