Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 29 gennaio 2007

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1 Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 29 gennaio 2007 aa 2005/ (punti 2) Considerare i seguenti due numeri naturali rappresentati in base 2 senza segno su 16 bit: n 1 = n 2 = (a) Qual è il quoziente della divisione intera n1/n2 rappresentato in base 2 senza segno su 16 bit? (b) Qual è il resto della divisione intera n1/n2 rappresentato in base 2 senza segno su 16 bit? (c) Qual è l or bit a bit delle due configurazioni binarie che codificano n 1 ed n 2? (d) Qual è il numero minimo di bit necessari affinché il risultato della moltiplicazione n 1 n 2 possa essere codificato correttamente in base 2 senza segno? 2 (punti 2) Considerare un architettura dove ogni istruzione è composta da 32 bit, esistono 4 diversi formati, a 0, 1, 2 e 3 operandi, e ogni operando è codificato da 8 bit; supporre, inoltre, che i quattro diversi formati vengano rappresentati tramite un codice a formati multipli predefiniti (ovviamente, uno che fa uso del numero minimo di bit) (a) Qual è il numero massimo di istruzioni senza operandi che possono essere rappresentate? (b) Qual è il numero massimo di istruzioni con un operando che possono essere rappresentate? (c) Qual è il numero massimo di istruzioni con due operandi che possono essere rappresentate? (d) Qual è il numero massimo di istruzioni con tre operandi che possono essere rappresentate? 3 (punti 2) Considerare il seguente codice binario a 9 bit per rappresentare i tre colori rosso, verde e blu rosso: verde: blu: (a) Qual è la ridondanza del codice? (b) Se a seguito di una trasmissione di dati, viene ricevuta la configurazione , qual è il numero minimo di errori che si sono verificati? (c) Se a seguito di una trasmissione di dati, viene ricevuta la configurazione , qual è il numero massimo di errori che si sono verificati? (d) Se a seguito di una trasmissione di dati, viene ricevuta la configurazione , qual è il numero minimo di errori che si sono verificati? (e) Se a seguito di una trasmissione di dati, viene ricevuta la configurazione , qual è il numero massimo di errori che si sono verificati? (f) Il codice permette di rilevare fino ad n errori, dove il valore massimo di n è (g) Il codice permette di correggere fino ad n errori, dove il valore massimo di n è 1

2 4 (punti 3) Considerare il codice in virgola mobile che usa il seguente formato su 16 bit: S E M dove S è il bit di segno, E rappresenta gli 8 bit dell esponente ed M i 7 bit della mantissa L esponente viene codificato in eccesso 128, tutte le configurazioni sono valide, a parte che è riservata per la codifica del numero zero La mantissa m è normalizzata in modo che 1 m < 2; quindi il bit più significativo di M corrisponde alla potenza 2 1 (a) Qual è il massimo numero rappresentabile esattamente? (b) Qual è il minimo numero positivo (quindi, maggiore di zero) rappresentabile esattamente? (c) Qual è il risultato dell addizione espresso nello stesso codice? (d) Qual è il risultato della moltiplicazione * espresso nello stesso codice? 5 (punti 4) Considerare il seguente circuito sequenziale: MPX è un multiplexer con due ingressi M0 ed M1 da 5 bit ognuno, che lascia passare in uscita M0 se C1=0 ed M1 (connesso alla configurazione costante 00001) se C1=1 D è un registro di tipo D, mentre COUNT è un registro contatore su 5 bit tale che se C2=0 allora la configurazione memorizzata viene decrementata di un unità, mentre se C2=1 allora il contatore viene inizializzato mediante l ingresso I (a 5 bit) Infine, MUL è un moltiplicatore senza segno dove i due ingressi e l uscita sono a 5 bit (a) Supponendo che i dispositivi non abbiano ritardi, completare la seguente tabella: C I CK U (b) Calcolare la frequenza massima del clock compatibile coi seguenti ritardi: or e and: 05 ns MPX: 1 ns D, COUNT e MUL: 2 ns 2

3 6 (punti 4) Considerare la seguente funzione ricorsiva scritta in C: int funz(int n){ int res=2; while(n>0){ n--; res *= funz(n); } return res; } Tradurre funz in assembler VM-2 rispettando le seguenti convenzioni: il passaggio del parametro avviene tramite lo stack e il risultato viene depositato nel registro ACC Il programma non deve contenere più di 23 istruzioni Per la moltiplicazione assumere che sia disponibile la funzione mult che prende due argomenti (passati tramite lo stack), li moltiplica e deposita il risultato della moltiplicazione in ACC 7 (punti 3) Considerare un di tipo sincrono per il collegamento tra CPU e RAM al quale possono essere connessi altri dispositivi master La CPU ha una frequenza di clock di 16 GHz (un ciclo di clock in 0625 ns) Il protocollo del prevede un ciclo di clock per l arbitraggio daisy chain, seguito da due o più cicli di clock per il completamento di un operazione di lettura o scrittura Il protocollo prevede la possibilità per lo slave di chiedere proroghe di uno o più cicli completi, purché la richiesta arrivi al master in tempo (ovvero la richiesta del terzo ciclo deve arrivare prima che si concluda il secondo) La RAM può completare operazioni di lettura o scrittura con un ritardo non superiore a 4 ns Il tempo massimo di propagazione dei segnali tra le due estremità del è di 05 ns Supporre che, oltre alla CPU, sia connesso un altro dispositivo master M, che la CPU abbia la priorità più alta e che il ritardo di ogni stadio della daisy chain sia non superiore a 05 ns (a) Qual è la frequenza massima che può assumere il clock del senza che ci siano mai richieste di proroghe da parte della RAM? (b) Qual è la frequenza minima che può assumere il clock del senza che intercorrano mai più di 16 cicli di CPU tra una richiesta di operazione di lettura o scrittura della RAM da parte della CPU e il suo completamento, assumendo che al momento della richiesta la RAM non sia impegnata in alcun altra operazione? (c) Se la frequenza del clock del è di 800 MHz, nel caso peggiore qual è il numero massimo di cicli di clock della CPU che intercorrono tra la richiesta e il completamento di un operazione di lettura o di scrittura della RAM da parte del dispositivo M, assumendo che al momento della richiesta la RAM non sia impegnata in alcun altra operazione? (d) Qual è la frequenza massima che può assumere il clock del senza inficiare la correttezza del protocollo? 8 (punti 4) Supporre di modificare la macchina VM-1 sostituendo l istruzione JPOS yyy con la nuova BOH? yyy e riutilizzando lo stesso codice operativo 0000 per specificare una serie di azioni diverse Le nuove microistruzioni che realizzano BOH? sono memorizzate nelle celle di indirizzi 32 e 33 (che quindi sostituiscono quelle usate per la realizzazione di JPOS) e nelle celle libere 83 e 84, come mostrato di seguito (il campo Int è stato omesso in quanto inutilizzato): indir in CS A L U C S R n W M A R M B R D mpx A B x xx 00 xx xxxxxxx x xx xx xx x xx 01 xx xx xxx 0 x 0 0 xx xx xx xx 0 xx 0 xx CA CA en CD CD en D m cond Se dopo aver completato il fetch e la decodifica dell istruzione BOH? i seguenti registri contengono le configurazioni iniziali indicate in base 2: IR = ACC = PC = quali sono le configurazioni (in base 2) contenute nei seguenti registri alla fine dell esecuzione della microistruzione all indirizzo 84? Addr 3

4 (a) IR (b) ACC (c) PC (d) ADR 9 (punti 2) Considerare un sistema di traduzione da indirizzamento virtuale a indirizzamento fisico realizzato mediante la tecnica di segmentazione e paginazione, per una RAM da 1 GB con parole da 64 b Ogni indirizzo logico può far riferimento a un massimo di 32 segmenti con il metodo della segmentazione esplicita Ciascun segmento può essere costituito da un massimo di 2 13 pagine, e ciascuna pagina è costituita da 2 KB Considerare le seguenti tabelle dei segmenti e delle pagine (dove tutti i dati sono espressi in base 16): n segm accessi pagine tab pag X A tp0 1 R W - 25 tp1 2 R W - 15 tp2 3 R tp3 tp2 n pag log n pag fis BB5A 14 5B5 tp0 n pag log n pag fis 0 37F 1 FF1A 8 D tp3 n pag log n pag fis D09 2E 3C 2F C37 (a) Negli indirizzi virtuali quanti bit sono riservati per il numero di segmento? (b) Negli indirizzi virtuali quanti bit sono riservati per il numero di pagina? (c) Negli indirizzi virtuali quanti bit sono riservati per l offset? (d) Negli indirizzi fisici quanti bit sono riservati per il numero di pagina? (e) Quanti bit contiene un indirizzo fisico? tp1 n pag log n pag fis 0 0B 1 DE F 24 0D1 (f) Assumendo che il formato per gli indirizzi virtuali preveda che, a partire dai bit più significativi, venga codificato prima il segmento, poi il numero di pagina e, infine, l offset, tradurre il seguente indirizzo virtuale in indirizzo fisico esprimendo il risultato in base 16: 602E50 10 (punti 4) Considerare il seguente programma in assembler VM-R: LDIB R01, POPR R05, PC, LDIW R MOV2 R08, R STOR R00, R08, R ADD1 R08, LOAD R11, R09, R CJMP LT, LOAD R10, R09, R ADD3 R02, R10, R STOR R02, R08, R ADD1 R08, ADD1 R09, JUMP STOR R00, R08, R SUB3 R02, R00, R STOR R02, R08, R

5 Supponendo che il programma venga eseguito a partire dall istruzione all indirizzo 32768, quale valore in base 10 è contenuto alla fine dell esecuzione nelle seguenti celle di memoria: (a) M[65529] (b) M[65530] (c) M[65531] (d) M[65532] (e) M[65533] (f) M[65534] 11 (punti 2) Considerare una memoria cache di 2 MB a corrispondenza diretta, organizzata in linee da 64 b e collegata a una RAM da 1 GB con parole da 16 b (a) Quante linee contiene la cache? (b) Da quanti bit è formato il campo tag della cache? (c) Calcolare (esprimendolo in base 2) il tag associato all indirizzo BAFFFF 12 (punti 4) Considerare una realizzazione di tipo superscalare di livello 4 per la macchina convenzionale VM-R, a partire da una pipeline a 3 stadi e senza permutazione dinamica delle istruzioni Il processore permette il fetch simultaneo delle quattro istruzioni di indirizzo (4k), (4k + 1), (4k + 2) e (4k + 3) nel primo stadio di pipeline Il secondo stadio effettua la decodifica simultanea delle quattro istruzioni calcolando sia la condizione di Bernstein, sia la disponibilità delle unità di esecuzione Il terzo stadio manda in stallo per uno, due o tre cicli di clock i primi due stadi di pipeline se le istruzioni decodificate non sono eseguibili simultaneamente, e in tal caso le esegue nella corretta sequenza Lo stadio di esecuzione è composto da due ALU in grado di svolgere tutte le operazioni aritmetico-logiche richieste dall insieme di istruzioni VM-R, con la possibilità di operare in parallelo in un singolo ciclo di clock Infine, le istruzioni di puro spostamento di valore da un registro all altro richiedono solo l uso di e non necessitano della disponibilità delle ALU (anche se richiedono anch esse un ciclo di clock in fase di esecuzione) Dato il seguente fragmento di programma VM-R eseguito a partire dall istruzione di indirizzo 32768, stabilire dopo quanti cicli di clock viene completata l esecuzione di ciascuna istruzione (a partire dal fetch delle prime quattro, con pipeline vuota) LDIB R01, LDIB R08, LDIB R09, LOAD R11, R09, R LOAD R10, R09, R ADD3 R02, R10, R STOR R02, R08, R ADD1 R08, ADD1 R09, STOR R00, R08, R SUB3 R02, R00, R STOR R02, R08, R01 5

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7 Corso di Architettura dei Calcolatori (I anno) Risposte prova scritta finale 29 gennaio 2007 COGNOME: NOME: 1 (punti 2) (a) (b) (c) (d) 2 (punti 2) (a) (b) (c) (d) 3 (punti 2) (a) (b) (c) (d) (e) (f) (g) 4 (punti 3) (a) (b) (c) (d) 5 (punti 4) (a) C I CK U (b) 7

8 6 (punti 4) 7 (punti 3) (a) (b) (c) (d) 8 (punti 4) (a) (b) (c) (d) 8

9 9 (punti 2) (a) (b) (c) (d) (e) (f) 10 (punti 4) (a) (b) (c) (d) (e) (f) 11 (punti 2) (a) (b) (c) 12 (punti 4) LDIB R01, LDIB R08, LDIB R09, LOAD R11, R09, R LOAD R10, R09, R ADD3 R02, R10, R STOR R02, R08, R ADD1 R08, ADD1 R09, STOR R00, R08, R SUB3 R02, R00, R STOR R02, R08, R01 ciclo 9