Elaborato di Elettronica Digitale C.d.L. in Ingegneria Elettronica Anno accademico 02/ 03

Transcript

1 Elaborato di Elettronica Digitale C.d.L. in Ingegneria Elettronica Anno accademico 0/ 03 Alfredo Caferra 58/463

2 OGGETTO DELL ELABORATO Per una SRAM con celle di memoria NMOS a 4 transistori con bit lines precaricate a VDD, con capacità di memoria pari a 6 Mbit, utilizzando per i MOS i parametri riportati nel libro di testo, W/L = / um (per il mos comandato della cella), e CL = pf (capacità equivalente della linea dato e dato negato), VDD = 3.3 V, dimensionare i transistori delle porte e della cella e il carico in polisilicio (50Mohm a quadrato), per: a) limitare la dissipazione di potenza statica a 0.3 W. b) mantenere il valore logico basso al nodo della cella inferiore a 0.4 V; c) si determini in via analitica approssimata il tempo di lettura richiesto per portare il valore di VOL sulla bit line al valore di 0. V. d) si effettui una simulazione switcher CAD del circuito (con opportuno disegno di lay-out), per confrontare i risultati ottenuti con quelli valutati analiticamente. PROGETTO DELLA SRAM Figura Nella figura è rappresentato schema di una memoria SRAM a quattro transistori NMOS. L elemento di memoria è realizzato con una coppia di invertitori NMOS con carico resistivo. La word line (riga), viene usata come ingresso di abilitazione per le celle, e quindi la riga selezionata abilita tutte le celle di quella stessa riga. Poi la bit line (colonna) selezionata definisce quale cella è abilitata alla lettura o alla scrittura;

3 in realtà ogni colonna prevede due bit line, che portano una D e l altra D : si usa tale ridondanza proprio per facilitare le operazioni sulla cella. Il progetto di questo tipo di porte logiche prevede un compromesso nella scelta del carico resistivo: da un lato abbiamo la potenza dissipata dal circuito, che diminuisce al crescere di R, e dall altro il tempo di propagazione basso alto che, essendo proporzionale alla costante di tempo RC, aumenta all aumentare della resistenza di carico. Nel caso delle memorie SRAM, come per tutti i circuiti a larga scala di integrazione, il problema maggiore è quello della potenza dissipabile, a causa del fatto che ogni cella dissipa potenza anche nello stato di riposo. DIMENSIONAMENTO DI RPOLY E DEI TRANSISTORI 7 Il nostro obiettivo è realizzare una memoria SRAM 4T di 6Mbit ( celle), con resistenze di carico di 5 0 Ω/, alimentata a V DD = 3. 3 V con una potenza dissipata statica di 0.3 W. La potenza dissipata da ogni cella nel nostro caso sarà pertanto: WT 0.3 Pc = = 0. 88nW 7 N.6 0 = celle Il valore delle resistenze di carico viene pertanto scelto quanto più alto possibile, e compatibilmente con la struttura dei dispositivi NMOS, può essere anche dell ordine di grandezza di 0 Ω. Per calcolare il valore delle resistenze di carico, basta notare che in ogni cella di memoria, indipendentemente dal valore logico immagazzinato, uno soltanto dei due MOS M o M sarà in conduzione. In tal caso la resistenza da utilizzare sarà: VDD (3.3) Rpoly = = = 580MΩ 9 P c L operazione più complessa nelle SRAM è la lettura del dato immagazzinato; mentre scrivere un bit nella cella non presenta difficoltà, in quanto basta forzare un ingresso al valore alto, e l altro al valore basso, tramite due diverse tensioni sulle linee D e D, non è altrettanto facile la lettura di tale bit. Infatti la lettura del dato prevede che il punto a V OH e quello a V OL modifichino le tensioni presenti sulle bit lines, nel momento in cui si attivano le porte di trasmissione: a causa di ciò c è il rischio di perdere l informazione contenuta nella cella in seguito a tale operazione. 3

4 Una soluzione che riduce tale rischio, è quella di precaricare le linee dati prima dell operazione di lettura alla tensione V DD, e di lasciarle cariche durante tale operazione. Quando le porte di trasmissione si aprono, le capacità delle bit lines sono collegate alle uscite della cella: la capacità che ha una tensione differente da quella della rispettiva uscita, viene scaricata attraverso la corrente di uscita ed è possibile individuare il dato immagazzinato nella cella. Come evidenzia la figura, per ogni coppia di bitlines è prevista la presenza di una coppia di PMOS. L'operazione di lettura si effettua nel modo seguente: dapprima si abbassa il segnale di precarica y, i due PMOS entrano in conduzione e precaricano le capacità parassite C 0 e C delle due bitlines, al valore alto. Completata la fase di precarica, i due PMOS vengono portati in interdizione ed in seguito si effettua la lettura vera e propria della cella attivando la wordline w, ponendola a livello logico alto. Il corretto funzionamento di questa cella SRAM richiede una certa attenzione nel dimensionamento dei dispositivi MOS che la compongono, e alcune considerazioni preliminari. Si consideri, ad esempio, la seguente situazione: Figura Le capacità C 0 e C sono precaricate al valore logico alto; i due PMOS sono ora interdetti; prima dell'attivazione della word line, M è in conduzione mentre M è interdetto. Il potenziale del nodo Q è quindi a livello logico alto ( V DD ) mentre Q è a livello basso. Dopo l'attivazione della word line, nel modo evidenziato nella figura, i due transistori T e T entrano in conduzione: la capacità C si scarica attraverso la serie di M e T, mentre la capacità C 0 resta carica a V DD. 4

5 Figura 3 Per quanto riguarda il lato della cella costituito da M e T, trascurando la presenza della resistenza di carico, si ha la situazione mostrata in figura 3: la serie dei due transistori. Il passaggio di corrente legato alla scarica di C comporta un aumento del potenziale del nodo Q, rischiando di falsare il contenuto della cella. Per evitare di alterare lo stato della cella di memoria, è necessario che risulti almeno: V( Q ) V Th in modo da garantire che il transistore M resti in interdizione. Il dimensionamento dei due transistori M e T deve essere realizzato considerando la condizione: V ( Q ) = 0.4V = Si può inoltre ipotizzare che il potenziale della B rimanga costante e pari al valore logico alto, nella fase iniziale del transitorio, grazie all'elevato valore delle capacità. Se la condizione V( Q ) = 0. 4V è verificata, risulta: ( ) VTh V DS M = ; V GS ( M) = VDD ; VTh Dunque paragonando questi due risultati: VDS ( M) < VGS ( M), il che vuol dire che M è in regione di triodo. V Th La corrente che attraversa il dispositivo è: I D ( M ) = K M [ ( V GS V Th ) V DS V DS ] = K 5 M [( V Per quanto riguarda il transistore T abbiamo: DD V Th ) V Th V 4 Th ].

6 V V VTh T ) = VDD ; VGS ( T ) = VDD ; Th DS ( Ovviamente VDS ( T ) = VGS ( T ), il che implica T in pinch-off. La corrente che attraversa il secondo transistore è: 3 ID ( T ) = KT( VGS VTh) = KT( VDD VTh) Per dimensionare correttamente il transistore T si possono eguagliare le due correnti, ottenendo: W VTh W 3 [( VDD VTh) VTh ] = ( VDD VTh). L 4 L M Nel nostro caso abbiamo che V DD = 3. 3, ossia circa 4V Th. Il rapporto W/L per M è /; sostituendo i valori noti nell equazione precedente ( VDD = 3. 3 V, V Th = 0. 8V ), si ottiene un rapporto ( W ) circa L T pari a /. T VALUTAZIONE DEL TEMPO DI LETTURA Operando per via analitica approssimata, calcoliamo il tempo di lettura richiesto per portare il valore di 0. V di V OL sulla bit line B. Tensione e corrente ai capi della capacità C sono legate dalla nota relazione: dv C dv i( t) = C dt = dt i( t) Integrando tale espressione tra l istante iniziale e quello finale (quando ormai C è scarica) si ottiene il tempo di scarica della capacità, cioè: t OL tscarica = dt = t VDD 6 V C dv i Per semplificare i calcoli, consideriamo la corrente di scarica costante e pari alla corrente media di pinch-off dei dispositivi, tenendo presente la serie dei due NMOS, con un K N equivalente opportunamente calcolato. Quando C è carico, la corrente I D vale: KT μa ID = ( VGS VTh) = 50 (.) V = 55μA V dove la costante K è quella per i MOSFET con T ox = 0nm. C

7 Invece per C scarico, I D è nulla: I I = DM pertanto il tempo tscarica risulta: C t scarica = I DM + I D D = 8μA p ΔV = 3. 8μ = 0.μ s L'operazione di scrittura nella cella, come già accennato, non comporta particolari difficoltà. Supponiamo di voler cambiare lo stato della cella in figura. All'inizio della fase di scrittura, la bitline B è stata portata a livello logico basso e la bitline B a quello alto. Dopo l'attivazione della word line, il transistore T entra in conduzione e, grazie all'elevato valore della resistenza di carica, porta rapidamente il potenziale del nodo Q a livello basso. In questo modo, il transistore M si interdice ed il MOSFET T porta il potenziale del nodo Q a livello logico alto. Il MOS M entra pertanto in conduzione, completando la commutazione richiesta. 7

8 SIMULAZIONE SWITCHER CAD Dal punto di vista circuitale la cella dinamica si presenta così: I generatori V e V4 sono dei generatori che si accendono dopo qualche microsecondo per permettere le seguenti operazioni: - fino ad 8 μ s entrambi i generatori sono spenti; la word line è a livello basso, e il segnale di precarica anche: in tal modo i PMOS sono attivi e precaricano le due capacità. - successivamente, una volta interdetti i due PMOS, si attiva la word line ed inizia la lettura. Nei grafici seguenti si evince che il tempo necessario a portare il livello logico basso a B è molto simile (compatibilmente con le approssimazioni fatte) a quello trovato analiticamente: 0.μ s Inoltre si può notare come il valore del nodo Q tenda ad aumentare, rispettando però le condizioni imposte. 8

9 . 9

10 Infine, nella medesima simulazione, analizzando i grafici delle correnti nelle capacità, si nota come la corrente di scarica di C sia quasi nulla, mentre quella di C, in media, è più o meno pari a quella trovata analiticamente, anche se comunque si evidenziano i limiti delle approssimazioni effettuate. 0

11 LAYOUT Questo è il Layout della cella, elaborato tramite microwind (caricando il file edu.rul).