Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 14 gennaio 2010

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1 Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 14 gennaio 2010 a.a. 2008/2009 COGNOME:... NOME: (punti 3) Dall analisi di un file binario contenente un numero pari N di bit, risulta la seguente distribuzione di configurazioni di lunghezza 2: Supponiamo che ogni configurazione di 2 bit venga sostituita dalla corrispondente codifica di Huffman determinata dalla distribuzione data sopra. (a) Con quanti bit viene codificata la configurazione 00? (b) Con quanti bit viene codificata la configurazione 01? (c) Con quanti bit viene codificata la configurazione 10? (d) Con quanti bit viene codificata la configurazione 11? (e) Quale rapporto si ottiene dividendo N per la lunghezza del file ottenuto dopo la compressione (lasciare il risultato in forma di frazione)? (f) Quante diverse codifiche di Huffman si possono ottenere con la distribuzione data sopra? 2. (punti 2) Consideriamo il seguente codice di lunghezza 9 composto da 5 bit di parità e 4 di dato, dove le configurazioni vengono rappresentate bidimensionalmente per convenienza: p 1,1 p 1,2 p 1,3 p 2,1 d 2,2 d 2,3 p 3,1 d 3,2 d 3,3 Le configurazioni valide sono tutte e sole quelle tali che ogni riga e ogni colonna contiene un numero pari di bit a 1. (a) Qual è la ridondanza minima del codice? (b) Qual è la distanza minima di Hamming tra due configurazioni valide distinte? (c) Il codice permette la rilevazione di al più k errori. Qual è il valore massimo di k per cui la frase precedente è corretta? (d) Quali bit della seguente configurazione devono essere modificati per ottenere una configurazione valida che abbia distanza di Hamming minima da quella iniziale? (punti 5) Considerare la seguente tavola di verità: i 3 i 2 i 1 i 0 u i 3 i 2 i 1 i 0 u (a) Compilare la mappa di Karnaugh corrispondente alla tavola di verità. (b) Calcolare la formula corrispondente alla tavola, in forma normale disgiuntiva minimale. (c) Calcolare la formula corrispondente alla tavola, in forma normale congiuntiva minimale. 1

2 4. (punti 4) Considerare il seguente circuito sequenziale costituito da un registro di tipo T, un registro di tipo D, un addizionatore su 4 bit senza segno e porte logiche and, or e not. T Q CK U3 B3 B2 B1 B0 A3 A2 A1 A0 C C3 C2 C1 C0 D U2 U1 U0 (a) I valori assunti dall ingresso CK al variare del tempo sono specificati dal seguente diagramma. Τ0 Τ1 Τ2 Τ3 Τ4 Τ5 CK Sapendo che al tempo T0 sono memorizzati nel registro T il bit 1 e nel registro D la configurazione 0000 e supponendo che il periodo di stabilizzazione dei segnali sia inferiore a 1 2 del periodo del clock, completare la tabella nel foglio delle risposte con i bit delle uscite C0 C1 C2 C3 ai tempi T1 T2 T3 T4 T5. (b) Sapendo che il ritardo del not è non superiore a 0.5 ns, quello degli and e degli or è non superiore a 1 ns, quello dell addizionatore C è non superiore a 8 ns, quello del registro T è non superiore a 7 ns, e quello del registro D è non superiore a 10 ns, calcolare la frequenza massima del clock che assicuri il funzionamento corretto del circuito. 5. (punti 5) Considerare la seguente funzione ricorsiva scritta in C: int fun(int x,int y){ if(x>0) { int r,s=0; r=x&3; switch(r) { case 3:s += y; case 2:s += y; case 1:s += y; return fun(x-r,y)+s; case 0: return fun(x>>2,y)<<2; } } return 0; } Tradurre fun in assembly VM-2 rispettando le seguenti convenzioni: gli argomenti vengono passati tramite stack e il risultato della funzione viene depositato nel registro ACC. 2

3 6. (punti 2) Considerare un di tipo sincrono per il collegamento tra CPU e RAM che permette il trasferimento simulataneo di dati da 64 bit e al quale possono essere connessi altri dispositivi master. Il protocollo del prevede un ciclo di clock per l arbitraggio daisy chain, seguito da un ciclo di clock per il completamento di un operazione di lettura o scrittura, senza possibilità di proroghe. Il tempo massimo di propagazione dei segnali tra le due estremità del è di 0.2 ns e il ritardo di ogni stadio della daisy chain è non superiore a 0.3 ns. (a) Qual è il throughput massimo teorico del espresso in b/s, se il clock del ha una frequenza di 1 GHz? (b) Qual è il throughput massimo teorico del espresso in b/s, se il clock del ha una frequenza di 250 MHz? (c) Qual è il numero massimo di master (inclusa la CPU) tollerato dal protocollo, se il clock del ha una frequenza di 500 MHz? (d) Qual è la latenza massima della RAM che permette un corretto interfacciamento con il, se il clock del ha una frequenza di 500 MHz? 7. (punti 3) Supporre di modificare la macchina VM-1 sostituendo l istruzione LDIX con la nuova NEW riutilizzando lo stesso codice operativo 1101 per specificare una serie di azioni diverse. Le nuove microistruzioni che realizzano NEW sono memorizzate nelle celle di indirizzi 58 e 59 (che quindi sostituiscono quelle usate per la realizzazione di LDIX) e nelle celle libere 83, 84, 85 e 86 come mostrato di seguito (il campo Int è stato omesso in quanto inutilizzato): indir. in CS A L U C S R n W M A R M B R D mpx A B xx xx xx xxx xx xx xx xx 0 xx 0 xx x xx xx xx 000 xxxxxxx xx xx xx 000 xxxxxxx xx 11 xx x xx 10 xx CA CA en CD CD en D m cond Se dopo aver completato il fetch e la decodifica dell istruzione NEW i seguenti registri e celle di memoria contengono le seguenti configurazioni indicate in base 2: ADR = M[ ] = M[ ] = M[ ] = quali sono le configurazioni (in base 2) contenute nei seguenti registri e celle di memoria immediatamente prima dell esecuzione della fase di fetch dell istruzione che segue NEW? (a) ADR (b) ACC (c) B (d) C 8. (punti 2) Considerare un sistema di traduzione da indirizzamento virtuale a indirizzamento fisico realizzato mediante la tecnica di segmentazione e paginazione. Gli indirizzi virtuali sono composti da tre parti: quella più significativa individua il segmento, quella intermedia la pagina logica e quella meno significativa l offset all interno della pagina. Ogni indirizzo logico può far riferimento a un massimo di 512 segmenti con il metodo della segmentazione esplicita. Ciascun segmento può avere la dimensione massima di 32 KB, mentre ogni pagina contiene 16 celle e ha una dimensione di 1024 b. (a) Negli indirizzi virtuali, quanti bit sono dedicati alla codifica del segmento? (b) Negli indirizzi virtuali, quanti bit sono dedicati alla codifica del numero di pagina logica? (c) Negli indirizzi virtuali, quanti bit sono dedicati all offset? (d) Se la RAM contiene 2 20 celle, qual è il numero totale di pagine fisiche? (e) Quali dei seguenti indirizzi virtuali (in base 16) fanno sicuramente riferimento a una stessa pagina fisica? 10001A, 10001B, 10002B, 10003B, 10004B. (f) Supporre che l MMU sia dotato di una memoria associativa in grado di memorizzare fino a un massimo di 4 associazioni. Se la memoria associativa contiene già le seguenti due associazioni: 0000F adr1, 000EE adr2, e un programma accede (in ordine temporale) ai seguenti indirizzi virtuali (in base 16), quali di essi verranno tradotti senza far uso delle tabelle dei segmenti e delle pagine memorizzate nella RAM? 000EA1, 000EA2, 000EA3, 0000F0, 0000EF Addr 3

4 9. (punti 5) Considerare una realizzazione di tipo superscalare di livello 2 per la macchina convenzionale VM-R, a partire da una pipeline a 3 stadi e senza permutazione dinamica delle istruzioni. Il processore permette il fetch simultaneo delle due istruzioni di indirizzo (2k) e (2k + 1) nel primo stadio di pipeline. Il secondo stadio effettua la decodifica simultanea delle due istruzioni, controlla che la condizione di Bernstein sia verificata per i registri e le celle di memoria, ma non per il valore di condizione vcond, e determina la disponibilità delle unità di esecuzione. Il terzo stadio manda in stallo per un ciclo di clock i primi due stadi di pipeline se le istruzioni decodificate non sono eseguibili simultaneamente, e in tal caso le esegue nella corretta sequenza. Lo stadio di esecuzione è composto da 2 ALU che permettono di calcolare operazioni in parallelo in un singolo ciclo di clock. Infine, le istruzioni di puro spostamento di valore da un registro all altro richiedono solo l uso di e non necessitano della disponibilità dell ALU o dell addizionatore (anche se richiedono anch esse un ciclo di clock in fase di esecuzione). Dato il seguente frammento di programma VM-R, stabilire dopo quanti cicli di clock viene completata l esecuzione di ciascuna istruzione (a partire dal fetch delle prime due, con pipeline vuota). LDIB R01,-3 LDIB R01,65 AND3 R00,R02,R09 PUSH Retn,SP,1 LDIB R02,4 SUB3 R02,R00,R02 ADD3 R03,R01,R03 ADD1 R01,-1 SHFT R01,R01,-1 LDIB R03,0 SHFT R03,R03,1 SUB3 R01,R00,R (punti 2) Considerare una memoria cache completamente associativa, con 64 linee, ognuna contenente 2 celle, e collegata a una RAM da 2 10 celle. (a) Quanti bit dell indirizzo fisico determinano l offset all interno di una linea? (b) In quante linee della cache viene ricercato un dato, prima di venire letto dalla RAM? (c) Quanti bit dell indirizzo fisico determinano il campo tag? 11. (punti 3) Considerare il seguente programma in assembly VM-R: 32768: LDIB R01, : PUSH Retn,SP,1 LDIB R02,2 SCMP R01,R00 LDIW R08 CJMP LT, CJMP EQ,26 CALL R08 LDIB R11,0 HALT LDIB R09,3 AND3 R10,R01,R09 CJMP EQ,14 ADD1 R09,-1 SCMP R10,R09 CJMP GT,2 CJMP EQ,2 CJMP LT,2 ADD3 R11,R11,R02 ADD3 R11,R11,R02 ADD3 R11,R11,R02 SUB3 R01,R01,R10 PUSH R11,SP,1 CALL R08 POPR R11,SP,1 ADD3 R03,R03,R11 JUMP 9 SHFT R01,R01,-2 CALL R08 SHFT R03,R03,2 JUMP 5 SUB3 R01,R00,R01 CALL R08 SUB3 R03,R00,R03 JUMP 1 LDIB R03,0 POPR Retn,SP,1 RETN Supponendo che il programma venga eseguito a partire dall indirizzo 32768, quale valore in base 10 è contenuto nei seguenti registri subito dopo l esecuzione dell istruzione RETN? (a) R01 (b) R02 (c) R03 (d) R08 (e) R09 (f) R10 4

5 Corso di Architettura dei Calcolatori (I anno) Risposte prova scritta finale 14 gennaio 2010 COGNOME:... NOME: (punti 3) (e)... (f) (punti 2) 3. (punti 4) (a) Mappa di Karnaugh i 3 i 2 \i 1 i (punti 4) (a) tempo C3 C2 C1 C0 T1 T2 T3 T4 T5 5

6 5. (punti 4) 6. (punti 3) 7. (punti 4) 8. (punti 2) (e)... (f)... 6

7 9. (punti 4) 10. (punti 2) istruzione LDIB R01,-3 AND3 R00,R02,R09 LDIB R02,4 ADD3 R03,R01,R03 SHFT R01,R01,-1 SHFT R03,R03,1 LDIB R01,65 PUSH Retn,SP,1 SUB3 R02,R00,R02 ADD1 R01,-1 LDIB R03,0 SUB3 R01,R00,R01 ciclo di clock 11. (punti 4) (e)... (f)... 7