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1 di ANTONIO ACQUASANTA Igloo nano Starter kit FPGA alla portata di tutti Questo articolo presenta nel dettaglio l IGLOO nano STARTER KIT di ACTEL, dal costo contenuto, per FPGA, che potrà essere usato come banco prova per molte sperimentazioni di progetti disponibili gratuitamente Nell ultimo numero di Firmware è stato presentato un progetto per un piccolo microprocessore, denominato ABC, generato per funzionare direttamente su FPGA (codice macchina incluso). ACTEL ha reso disponibile dal mese di Aprile un KIT tutto incluso, ad un prezzo estremamente contenuto, che permette non solo di provare il progetto del micro ABC presentato, ma molti altri progetti, che i lettori possono reperire in rete e sviluppare autonomamente. La presentazione dettagliata di questo HW sarà utile sia per i futuri esempi di progetto, che pubblicheremo nei prossimi mesi, sia per chi vuole cimentarsi fin da subito con il micro ABC o con le numerose macro IP gratuite, che ACTEL mette a disposizione nella suite SW, fornita insieme alla scheda HW nel KIT. Descrizione generale La scheda di sviluppo (figura 1) monta direttamente saldata una FPGA della famiglia IGLOO (la versione ultra low power della famiglia Proasic3) a cento pin VQFP. Per la maggior parte di coloro che non sono interessati specificatamente alle applicazioni a basso consumo, informiamo che la struttura di base della famiglia IGLOO è identica a quella della Proasic3 e i componenti delle due famiglie sono pin to pin compatibili. Pertanto qualsiasi progetto provato con questo KIT potrà girare, senza sostanziali cambiamenti strutturali, sul medesimo componente della Proasic3, fatta eccezione di una maggiore velocità operativa di quest ultima. Sul KIT IGLOO viene fornito come taglio un 250Kgate, che significa avere a disposizione Flip Flop o porte combinatorie a tre ingressi e una uscita (figura 2). 74

2 Per un maggiore approfondimento relativo alla struttura tecnologica delle FPGA si rimanda alla presentazione pubblicata nel numero di Aprile di Firmware oppure ai riferimenti bibliografici. Nella seguente presentazione dello STARTER KIT faremo inoltre riferimento ai vari dettagli HW della scheda, la cui documentazione completa è disponibile in rete sul sito del produttore. Come esempio di gate utilizzati, facendo sempre riferimento al progetto del microprocessore core ABC, esso consuma meno del 30% di questo componente, usando oltre al core stesso una macro PWM a quattro canali da 16 bit. Poiché la famiglia IGLOO ha il suo punto di forza nei minimi consumi, la sezione di alimentazione è stata curata in modo particolare, dando la possibilità di scegliere varie tipologie di alimentazione attraverso ponticelli richiudibili. Le porte di I/O della FPGA sono riportare quasi completamente sui connettori J tipo strip a passo 2,54 mm, quindi comodi per potersi interfacciare. Quattro pin non sono riportati all esterno: in particolare due sono usati per la seriale UART to USB CP2102 (pin 16 e 19), uno è il clock di sistema (pin 15) e l ultimo è il reset di scheda (pin 10). Sezione di alimentazione La sezione di alimentazione è stata volutamente progettata con numerose opzioni, per permettere tutte le prove possibili e l utilizzo di varie sorgenti, compresa una eventuale batteria esterna (figura 3). Sono disponibili le seguenti sorgenti di alimentazione: esterna utilizzando un AC/DC con presa Jack(CON1), diretta usando l alimentazione della connessione USB(CON2), oppure da presa di batteria esterna (J1). Per tutte le sorgenti la massima tensione ammessa è di 5,5V. Nel KIT è stato inserito un LTC4412, che è un circuito in grado di rilevare la presenza della alimentazione esterna, se inserita su presa jack e selezionarla in alternativa al 5V, in arrivo dalla porta USB. A valle di questa selezione automatica, è presente il connettore JP1 (Header a tre vie), che con ponticello fra pin 2-3 seleziona il 5V dell alimentazione esterna (o della USB), mentre chiuso fra pin 1-2 permette l uso dell alimentazione della batteria (o comunque di un ulteriore sorgente a 5V) inserita sul connettore J1 Figura 1: la scheda di sviluppo Igloo nano. (positivo pin1 GND pin 2). La sorgente di alimentazione selezionata arriva al regolatore di scheda LTC3533 (figura 4), che è uno switching sincrono di tipo Buck Boost, in grado di erogare fino a 2A e qui configurato per fornire il 3,3V di scheda. Poiché il chip IGLOO può essere alimentato come core sia a 1,2V sia a 1,5V, i progettisti della ACTEL hanno inserito un regolatore a bassa caduta lineare LT3080(U4), che fornisce le due tensioni. La selezione per generare 1,5V oppure 1,2V viene effettuata tramite il ponticello Figura 2: le configurazioni possibili con il kit Igloo nano. Figura 3: alimentazione dello starter kit. 75

3 Figura 4: il regolatore di tensione. Figura 5: la selezione dell alimentazione attraverso i jumper. Figura 6: il convertitore USB/seriale per la connessione della scheda al PC. a tre vie JP2, che in posizione 1-2 chiuso, permette la generazione della tensione a 1,5V, mentre posizionando il ponticello su 2-3 consente l erogazione della 1,2V. Massima corrente ammessa per questo regolatore è di 0,5A. Infine, per coloro che volessero usare gli I/O a 2,5V, è stato inserito un ulteriore LT3080(U3), che dal 3,3V genera un 2,5V, con corrente massima 0,5A. Dato che il componente dispone per i pin di I/O di quattro banchi separati, ognuno in grado di poter lavorare con una propria alimentazione, per il banco di I/O 0 e 1 e per l alimentazione della porta JTAG necessaria alla programmazione sono stati inseriti dei connettori di selezione. Nel dettaglio (figura 5) guardando il banco 0 attraverso il connettore Header JP5 è possibile scegliere se alimentarlo a VCC CORE (che sarà 1,2V o 1,5V), VCC 2,5V oppure VCC 3,3V. L uscita di questa selezione passa da un ulteriore connettore JP3, che ha la funzione di sezionatore, per permettere la misura della corrente assorbita dal banco stesso. Tale descrizione vale anche per il banco 1 e la porta JTAG. Il banco 2 e 3 non dispongono di selezioni e sono ali- 76

4 Figura 7: la funzione di Reset e supervisione di alimentazione viene gestita dal DS1818R-20. Figura 9: la scheda aggiuntiva per la programmazione del componente. RIFERIMENTI Proasic3 Data Book IGLOO Data Book IGLOO nano KIT documentazione, esempie e driver CP2102 Driver mentati sempre a 3,3V. Anche questi banchi, così come la VCC CORE e la VCC PUMP (l alimentazione per la programmazione della FPGA), sono forniti di ponticelli sezionatori utili alle misure di corrente. Porta USB La porta USB fornita può essere utilizzata (come spiegato nella sezione alimentazione) come sorgente per alimentare completamente la scheda. Indipendentemente da questa scelta, essa è collegata al chip di conversione da USB a seriale CP2102 (figura 6). Il CP2102 supporta lo standard USB 2.0 full speed a 12 Mbit/s e può essere configurato via PC per uscire in asincrono verso la FPGA con un baud rate da 300 a 1Mbit/s, con dati, parità e numero di stop bit, anch essi programmabili. I driver, eventualmente da istallare su PC, per la comunicazione con questo componente, sono disponibili all indirizzo fornito nei riferimenti bibliografici. Per una sperimentazione di questa sezione è utile ricordare che nella suite tools Libero 8.5, fornita insieme al KIT, troverete e potrete utilizzare gratuitamente la IP UART, per poter dialogare con il CP2102, così come è stato proposto nel demo fornito con il KIT. Come ultimo dettaglio di questa sezione, vi facciamo notare la presenza di un led di tipo SMD LED9, che si accende in presenza di alimentazione in arrivo dalla porta USB. Led e Switch Per poter facilmente effettuare diverse prove, sono stati inseriti sulla scheda led e switch di vario tipo. Una porta di otto led ( LED1 LED8) è collegata e disponibile sul connettore JP13, formato a sua volta da otto ponticelli. A ponticello aperto il relativo pin della FPGA andrà esclusivamente sul connettore di espansione J7, mentre a ponticello chiuso piloterà anche il led ad esso associato. Uno zero logico in uscita dalla FPGA provvede all accensione del led. Il dip-switch SW5 a otto vie in condizione ON, forza i relativi pin della FPGA a zero logico e viene collegato fisicamente a essa attraverso i ponticelli JP14. Infine i pulsanti SW1-2-3 e 4 sono normalmente aperti, con chiusura a zero logico e si posso connettere alla FPGA, chiudendo i ponticelli del connettore JP15. Funzione di Reset, Clock e Flash Freeze La funzione di Reset e supervisione di alimentazione viene gestita dal DS1818R- 20, che effettua il reset (portando la sua uscita a livello basso), quando l alimentazione scende sotto 2,5V (figura 7). L uscita reset è di tipo open collector, per cui è stato collegato su di essa un pulsante SW7, che premuto forza tale uscita a zero logico. Questa funzione è interna alla scheda e non è disponibile sui connettori di espansione. Il clock di scheda è fornito da un oscillatore quarzato da 20Mhz (Y1), alimentato a 3,3V e collegato al pin 15 della FPGA. Anch esso non è portato sui connettori di espansione. Ricordiamo che le FPGA della serie IGLOO e Proasic3 sono fornite di PLL interno, per cui da questa frequenza di base, potrete generare fino a tre frequenze interne nella FPGA, per poterle usare nelle varie applicazioni. La funzione Flash Freeze è specifica ed esclusiva per i componenti della famiglia IGLOO. Essa infatti permette, portando un pin dedicato della FPGA a livello logico zero, l attivazione della funzione Freeze, che congela il componete nella condizione logica detenuta all istante (figura 8). Pertanto i registri interni manterranno il valore caricato, i pin di output rimarranno nello stato logico definito al momento del freeze e il PLL interno andrà in power down automaticamente. Il tempo necessario alla messa in freeze del componente è di 1µs e il consumo in questa condizione della FPGA è di soli 2 µw. Esiste ed è supportata dalla funzione di libreria del Tool di sviluppo, la possibilità di condizionare la messa in stato di freeze del 78

5 Figura 8: la funzione Freeze. componente, non solo dallo stato logico del pin, ma anche dall OK, in arrivo da una sezione logica interna della FPGA, configurabile in fase di sviluppo. In questo modo il progettista ha modo e tempo di settare la condizione di riposo degli eventuali registri, oppure di stati macchina interni e infine gli output di scheda. Gli I/O possono essere programmati in modo da poter scegliere quale sia la loro condizione in stato freeze. Le condizioni consentite sono: mantenimento del valore logico al momento del freeze, posizionamento in stato tri-state oppure weak pull up/weak pull down. Programmazione ed esempi Per la funzione di programmazione è fornito nel KIT una scheda (LCPS), che viene inserita sul connettore J2 durante la programmazione (figura 9). Se è stato installato precedentemente il software di programmazione Flashpro, fornito nella suite tools LIBERO 8.5 e contenuto nel KIT, alla prima inserzione verrà fatta l installazione automatica del relativo driver. Riconosciuto correttamente dal sistema operativo, sullo schedino di programmazione si accende un led di Activity on. Per segnalare all utilizzatore l avvenuta esecuzione o meno dei comandi ricevuti dal software di programmazione, è presente un secondo led bicolore, che si accende in rosso o in verde a seconda che l operazione sia stata eseguita o meno. Per le funzionalità operative si rimanda alla guida utente del software di programmazione FlashPro di ACTEL. Nel KIT è fornito come tutorial un semplice progetto, che utilizza sia il PLL sia il convertitore USB to UART montato su scheda. Partendo dal clock di sistema a 20 Mhz e usando il PLL interno della FPGA, viene creata una sotto frequenza di 750Khz. Con questa frequenza base vengono utilizzati dei contatori per la generazione di effetti visivi. Collegando il cavo USB si alimenta direttamente il sistema e premendo i pulsanti SW è possibile visualizzare alcuni giochi di luce sui led (dettagli sulla quick guide del KIT). Nello stesso progetto è stata inserita la macro IP UART, che è collegata attraverso i pin 16 e 19 alle porte RX e TX del CP2102. La IP UART è stata configurata per ritrasmettere in eco quanto ricevuto con un baud rate di 9600, 8 bit di dato, 1 bit di stop - no parity. Collegando il KIT al computer, il sistema operativo riconosce la presenza del CP2102 come bridge USB to UART. Aprendo Hyperterminal e selezionando la comunicazione con gli stessi parametri sopra descritti, sarà possibile visualizzare su di esso i caratteri trasmessi tramite la tastiera e ricevuti in eco. Per sapere quale COM è stata assegnata al bridge è sufficiente andare sul pannello di controllo, gestione periferiche, porte COM/LPT. Conclusioni Il KIT descritto, grazie alla presenza di una FPGA da 250 Kgate e con quasi tutti gli I/O facilmente collegabili dall esterno, è adeguato non solo per applicazioni a basso consumo, ma anche per prove più generiche, ove si voglia sperimentare soluzioni o macro su FPGA. Con un costo decisamente contenuto è possibile ottenere un ambiente di sviluppo completo sia hardware sia software, che consente al progettista di valutare soluzioni integrate su logica programmabile in modo immediato e semplice. Codice MIP 79

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