Cuti-iculum Vitae et Studiorum Francesca Palumbo

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1 . Cuti-iculum Vitae et Studiorum Francesca Palumbo Francesca Paiumbo Luogo di Nascita Vittorio Veneto m) Data di Nascita 07 Marzo 1980 Genere F + Nazionalità Italiana Codice Fiscale PLMFNC80C47M089Q, Residenza Via Fratelli Cervi, Sestu (CA) - Italia Domicilio Via Fratelli Cervi, Sestu (CA) - Italia Cellulare (9-39) / ('+39) e-mai1 Titolare di Assegno di Ricerca presso il Dipartimento di Ingegneria Elettrica ed Elettronica dell'univerità di Caaliari. neil'ambito del roaetto dal titolo "Studi0 e,,nlemcrltazione di-un frmriork.dr sv,iuppo e u[tinizzz;one di piattafflrmc hardarrjconfiyiirabilr rielliimbito delle Drgital Merlia Technlogrrs'' (D.R del 2 maggio %12,,+rea Ingegneria Industriale e dell'informazione, Settore Scientifico Disciplinare ING.INF.Ol), relativo al pmgetto dal titolo "RPCT - Reconfigurabie Piatfov Composer Tool: Framework di sviluppo e 0ttimiuaZiOne di piattaforme hardpvare ricontigurabili,oer app1iwz;oni di Digital Media Technologies" finanzpto dalla Regione Autonoma della Sardegna (Legge Regionale 7 agostol..2007, n. 7 "Promozione della ricerca scientifica e dell'innovazione tecnokogica in Sardegna"). Dottomto di Ricerca in-ingegneria Elettronica e Informatica Data di conseguimento 5 Marzo 2010 Luogo di conseguimento Cagliari (Italia) Università/Istituto Università degli Studi di Cagliari della tesi Communlcation-Centric Aoproach to Multi-Processors Cystem on Chip Design: conseguito Master Advanced in Embedded System Design Data di conseguimento 20 Luglio 2006 Durata del corso 01 Settembre Lualio Numero Crediti 70 Luogo di conseguimento Lugano (Svizzera) Università/Istituto AbRI (Advanced Learning and Research Instltute), presso Università della Svinem Tfnlinnn delia tesi conseguito Po,ver Analysis Attckr: currrnl possrbrlities and ruture prosoectivei Laureo (special stiro) in Iliqegneria Eictiron.ca Data di conseauimento 27 aprile 2005 Luogo di conséguimento cagliari (Italia) Università/Istituto Università degli Studi di Cagliari della tesi HDL modeliino imolementatlon on silicon and power dissipation evaiuation of etwork-on-hip modules Punteggio 110/110 e lode conseguito Laurea (primo livello) in Ingegneria Elettronica..

2 >.. Data di conseguimento 29 ottobre 2003 Luogo di conseguimento Cagliari (Italia) Università/Istituto Università degli Studi di Cagliari della tesi Studio e implernenzione su DSP TMS320VC5402 di un filtro per la rivelazione di un segnale vocale nascosto da intenso rumore di fondo Punteggio 110/110 e lode conseguito Maturità Classica Data di conseguimento Lualio 1999 Luogo di conseguimento 0r;tano (Italia) Università/Istituto Liceo Classico "S.A. De Castro" Punteggio IOO/lOO Abilitazione aila wrofessione di Inaeanere - - Data d conquimento primò sess one 7005 Li.ogo di coilsrulmenri) Caqlidri (Italia) U111vers ta/lstituto Univers,ta degli Studi d Cagl ari Durata Luogo Dumta Luogo 11 mesi Master Advanced in Embedded System Design mesi Erasmus presso la University of Central Lancashire Preston (InghiRerra) Dal 25/06/2012 ad oggi Titolare di Assegno di Ricerca presso il Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, nell'ambito del progetto dai titolo "Studio e implementazione di un framework di sviluppo e offimiuazione di piattaforme hardware r&onfigurabiii nell'ambito delle Digital Media Technologies" (D.R. n.413 del 2 maggio 2012, Area Ingegneria Industriale e deli'informazione, Settore Scientifico Disciplinare ING.INF.01). relativo al pmgetto dai titolo "RPCT - Reconfigumble Platform Composer Tooi: Framework di sviluppo e ottimimzione di piattaforme hardware riconfigurabili per applicazioni di Digital Media Technologies" finanziato dalla Regione Autonoma della Sardegna (Legge Reaionaie -7- aaosto n. 7 "Promozione della ricerca scientifica e - Dai 31/05/2010 ai 30/05/2012 Titolare di Borsa come Giovane Ricercatrice (Legge Regionale 7 agosto 2007, n. 7 "Promozione della ricerca scientifica e dell'innovazione tecnologica in Sardegna") nresso --- il Dinartimento. - di - Inoeaneria ElettNca ed Elettronica dellsuniversità di Cagl ar. del [rogetto ftnani,ato: "FOItCE - Frfnewrlrk di OttimirrJzione per Ketf d, Interconllessione commun8cation-centnc: fdealrone dr soluzfoni!nnovative per sistemi muitiprocessore on-chip". A.A. 201OI2011 Docente a contratto del modulo "Architetture Sistemi e Pmcessori per il DSP" dei corso intesrato di "Sistemi Embedded" per il corso di laurea in Ingegneria Elrmrica &lertron:ca Univers,tà ocqli Studi di Cag1,ari durata del corso 30 ore L I., -i..-l.l.ix-.-.- Dal 10102/201 O ad 30/ itolark d/ Assegno di icerca presso il Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, neli'ambito del progetto dal titolo "Sviluppo dei sistema di interconnessione a vari livelli di astrazione" (D.D. n.7 del 1/12/2004. Area Irlgegiieria lndu\tr,ale e cirl'lrifomoziorie, rttrire Scient fiiu Disciplinare ING.INF.OI), relaro ai progetto della cuniuri8tà europea "MABNESS - - ethods - - for - oredict4ble Desion of heterooeneous Embedded Svstem with adaptivity and rliabill& suppo;t" (uropeanommunity's Seventh- Framework Programme, FP , under grant agreement n ). Dal 02/02/2009 ai 31/01/2010

3 - Titolare di Assegno di Ricena presso il Dipartimento di Ingegneria Elettrica ed Elettronica deilruniversità di Cagliari, nell'ambito del progetto dal titolo "Sviluppo del^ sisrema di'iritersnn%7c&e a vari livelli di astrazione per la piattaforma embedded SHAPES' (O.%.- n.316/08, Area Ingegneria Industriale e dell'informazione, Settore Scientifico Disciplinare ING.INF.Ol), relativo al progetto della comunità europea 'SHAPES - Scalable Software Hardware Anhitectuu Nov ad Marzo 2010 StudentesM del Corso di Dottoiato di Ricerca in Ingegneria Elettronica ed Informatica, XXII ciclo, presso il Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari - v. Primo Semestre 2008 Docente di "Elettronica Biomedica" del corso IFTS Der 'TECNICO SUPERIORE PER III-...^ll." I E APPLICAZIONI INtORMAIICHE... isl turo -.-. IPIA 1-- c;roo- -. '(t/nt/inni- mini 12nng Programma di Inserimento Lavorativo, in collaborazione con la Regione Sardegna nell'ambito del progetto Master and Back, presso il Dipartimento di Ingegneria Elettrica ed flettron;ca dellruniversità di Cagliari 01111/ /11/2006 contratto di collaborazione occasionale presso il Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari per lo svolgimento di attività necessarie alla ricerca scientifica del Gruppo di Microelettronica nell'ambito del progetto della comunità europea "SHAPES - Scalable Software Hardware Architmture Plafform for Embedded Systems" (IST-FET-26285). dell'attività svolta "Collaborazione alla definizione del modello di interconnect di SHAPES". Ottobre 2006-Gennaio 2007 Tutor Didattico Universitario del corso di "Elettronica - i", presso la presso 1.3 Facoltà di Scienze Matematiche, Fisiche e Naturali dell'università di Cagliari dell'università di Cagliari -- Progetto Responsabilità Progetto Responsabilità Progetto Responsabilità Progetto Responsabilità Progetto Responsabilità "RKT - Reconfigumble Platform Composer Tool: Framework di sviluppo e ottimiuazione di piattaforme hardware riconfigurabili per applicazioni di Digital Media Technologies" finanziato dalla Regione Autonoma della Sardegna (Legge Regionale 7 agosto 2007, n. 7). Supporto alla stesura del progetto, sviluppo di parti tecniche e supporto al management. Progetto deila comunità europea "MADNESS - Methods for predictable Design of hetemgeneous Embedded System with adaptivity and reliability support" IFP arant aareement n ) "FORCE - Framework di Ottimizzazione per Reti di Interconnessione communication-centric: ideazione di soluzioni innovative per sistemi multiprocessore on-chip" finanziato dalla Regione Autonoma della Sardegna (Legge Regionale 7 agosto 2007, n. 7). P 7nn7-7n17 -"", -"A- "Elaborazione ricontigorabile a bassa dissipazione di potenza per agital signal pmcessing - ALBA" - Progetto di Ricerca FAR (D.LGS. 297/1999 -MIUR) Progetto della comunitj europea "SHAPES - Scalable Software Hardware Architecture Platform for Embedded Systems" (IST-FET-26285) Sviluppo di parti tecniche e supporto al management (timesheet annual project activity report, annual project management report, person month management).

4 Progetto SHAPES (IST-FET-26285) STMicroelectonics [Grenoble] Università degli Studi di Pisa RWTH Aachen University ATMEL Roma Progetto RPCT (L.R. 7 agosto 2007, n. 7) École Polytr. IETR-INSA 1nstlt;ta 2012 lournal of Siqnal - Processinq. -. Soecial. Issue on Imaqe Communication, Elsevier Editorial 2012 lournal of Circuits, Systerns, and Computers, World Scientic Publishing Company mi IEEE Transactions on Very Large Scale Integration Systems 2011 Hindawi VLSI Design lournal, Issue on Application-Driven Design of Processor, Memow, and Cornmunication Architectures for MPSoCS 2011 ACM Tmnsactions on Design Automation of Electronic Systerns 2011 ACM Tmnsactions on Embedded Computing Systems Special ISSUe on On-Chip and Dff-Chip Network Architectures 2010 IEEE Transactions on Parallel and Distributed Systerns 2009 ACM Tmnsactions on Embedded Computing Systerns 2012 DASIP Conference on Design and Architectures for Signal and Image Processinq 2011 DASIP Conference on Design and Architectures for Signal and Irnage Processln DSD Digital System Design Architectures, Methods and Tools - DASIP 2013, Conference on Design and Architectures for Signal and Image Processing, Cagliari (Italy) Member of the Technicai Program Committee and Member of the OrganiZatiOn Committee Computing Frontiers ACM International Conference on Computing Frontiers, Ischia (Italy) Member of the Organimtion Committee DASIP Conference on Desiqn. and Architectures for Signal and Image Procrssing, oxotr? 7012, Karlsruhe (Gerniany) Se5slon Clialr: Applcat!on-sp?c!hc Procrssor drld Co-procrssors for Irilagr and Signal rocessing Computing Frontiers ACM International Conference on Computing Frontiers, maggio 2012, Cagliari (Italy) Session Chair: Energy Eniciency Computing Frontiers ACM International Conference on Computing Frontiers, maggio 2012, Cagliari (Italy) Member of the Organization Committee and Local Armngement Chair DASIP 2012, Conference on Design and Architectures for Signal and Image

5 , Processing, ottobre 2012, Karlsruhe (Gemany) Member of the Technical Progmm Committee DASIP 2011, Conference on Design and Architectures for Signai and Image Processing, 2-4 novembre 2011, Tampere (Finland) Member of the Techniwl Program Committee DASIP Conference on Design and Architectures for Signal and Irnage Processin[l ailsruhey Germany, ottobre 2012 CF ACM International Conference on Computing Frontiers Cagliari, Italia, Maggio 2012 DASIP Conference on Design and Architectures for Signd and Image Ta overnbre 2011 CF ACM International Conference on ComDuting Frontiers. p- DASIP Conference on Design and Architectures for Signal and Image D*nrec<inn Ediiribur$!,UK Ottobre 2010 NOCS7010-4th ACM/IEEE Inrernariinal Synipilsluni on Netor6-on-Chlp Grenoble, France, i%aso 2010 ACACESO9 - Frfth International Summer Sch-l on Advanced Computer Architecture and Compilation for Embedded Systems Terrassa, Spain, Lug22li009 -m-.. _ - -"-,--. ACACES08 - Fourth International Summer School on Advanced Computer Architecture and Comdlation for Ernbedded Systems L'Aquila, Italia, 13-18uak0 ---"-" NICSO Nature Insdred Cooperative Strategie5 for Optimization Acireale (Ca(an& GE Intrrnaricnal Doctoml Summer Sihool on "Electroliic Techtiologies far Software Def.nrd Radio" e Gruppo Elettrimica L001 Lerlr, (Genova), G irgno 2007 Titnln Seminario -. Mentor Grahics "FPGA DAY".-.- Sesto San Glovalin Milano Ira1 a 05 giuqo 7008 _rit-l--.l.xil< Til<ten<< , Coniouter -- Arch tertres and SoRware Tools for Nnierical 7 - Embedded Scalable Systems, Workshop & School Uni Advanced Topics in Electronic DeviceISystern Design, Internazionalizzazione del Dottorato in Ingegneria Elettronica ed Informatica nell'area del Mediterraneo Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, Settembre 2007 Casteness 2007, Computer Architectures and Soffware Tools for Numerica1 Embedded Scalable Systems, Workshop & School Università La Sapienza, Roma, Italia, Gennalo Docente del Corso Durata dei Corso del Corso Docente del Corso Durata del Cono Advanced Analog Implementation Flow Prof. Massimo Barbaro, Dipartimento di Ingegneria Elettrica ed Elettronica dell'u!ìiversità di Cagliari 24 ore Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, ottobre dicembre 2009 Bioelectronics (biosensors, biochips). How to interface biology and electronic Dr. Pascal MAILLEY- Université lospeh Fourier, Grenoble (France) 11 ore

6 - del Corso Docente del Corso Durata del Corso del Corso Docente del Corso Durata del Corso Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, giugno 2008 Advanced Analog Design Paul G.A. lespers, Universitè Catholique de Louvain, Belgium l5 ore Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, maggio 2008 Sizing Analog CMOS Circuits Paul G.A. lespers,.. Universitè Catholique de Louvain, Belgium 9 ore Dipartimento di Ingegneria Elettrica ed Elettronica dell'università di Cagliari, maggio ArtemisIiiEA Co-Summiy rìraanizzatore - del Corso Artemis IU Logo c Data Parigl --._ Otronre l-l.-l I-l.-. Troio del Corso/Evento Information arid Coinmun caiion Teclinolgtcs 7PQ "OPPORTUNITA SMART CITIES 7017" -"Ad Ornnnizzatore del Corso APRE oer conto del MIUR oma;l3 Settembre 2012 P del Corso/Evento Il VI1 Programma Quadro di Ricerca e Sviluppo Tecnologico. Come progettare una proposta vincente: dalla teoria alla pratica. Oraanizzatore del Corso Smttello di Ricerca Europea, Sardegna Ricerche del CorsoIEvento HEALTH + BIOTECH 2012 International Brokerage Event Organizzatore del Corso Rete Enterprise Europe Network: APRE, BIC Lazio, Finipiemonte, METROPOLI (Azienda Speciale della Camera di Commercio di Firenze), Sardegna Ricerche, l'università degli Studi di Roma 'Tor Vergata" - Parco Scientifico e Unioncamere Lazio, in qualità di pattner della Roma,l3 Giugno 2012 del Corso/Evento Multtcore technologies: trends 2020 and opportunittes f0r Europe, Operi Worksho bv IDC EMEA on behalf of DG Information SoCiety Organizzatore del Corso nternationai Data Corporation (IDC) of p--a- Bruxelles l?!.? dei Corso/Evento ARTEMIS Informations & Networlong Workshop Oroanizzatore del Corso Ubifrance and the ARTEMIS Nattonal representattve Parigi, 20 Aprile 2012 del CorsoIEvento Artemis Spring vent Embedded World Exhibition & Conference + Arternis Technology Conference Organizzatore del Corso Artemis IU --L Norirnberga Febbraio & 01 Marzo del Corso/Evento Bmkerage Event for Call 2012 Organizzatore dei Corso Artemis JU Praga, Gennaio 2012 BEST PAPER AWARD - F. Palurnbo, N. Carta, L. Raffo, "The Multi-Dataflow Conference on Design and Architectures for Signal and Image Processing (DRSP 2011), pp , Tampere (Finland), 2-4 November 2011 L'attività scientifica/professionale verte principalmente sullo sviluppo di sistemi di elaborazione avanzati, con particolare enfasi sul problema dell'interconnessione affrontato mutuando i classici concetti di reti distribuite di alto livello, sui riroblemi rncrmt la loro srriuiaoonr cornportamentde rsarstlva, dffrotitaco Iòccndo ilso rli trcnrche (11 s!rnulòrlonr dritnbuira su (luster/grid, ed rnftnr sul hardaie-soli Narr. CO-dcsgn rll sr5ternr multr-niedlal!, aitraverso la rleftnrzl77e dr

7 metodologie e t001 avanzati di cornposizione/gestione degli stessi. Advanced Inteconnection Networks Simulazione parallela di sistemi hw comolessi Inquadramento Scientifico: Le moderne applicazioni richiedono il supporto di un numero sempre crescente di funzionalità eterogenee nello stesso sistema. Conseguentemente si è assistito ad un graduale decadimento delle prestazioni dei consueti paradigmi architettumli tradizionali e si è reso necessario sfruttare, piuttosto che l'incremento della frequenza operativa del sisterna, I'incremento della capacità di integmzione su singolo chip, attraverso la concezione di sistemi multiprocessore. Uno dei colli di bottiglia di tali architetture fortemente scalabili è costituito dal sistema di interconnessione. Questo problema è stato affrontato a diversi livelli di astrazione e attraverso lo studio e lo sviluppo di modelli di interconnect topologicamente e funzionalmente diversi, mutuando i classici concetti di reti distribuite di alto livello. 1) Progetto SHAPES (Scalable Software Hardware Architemire PlatForm for Embedded Systems) finanziato dalla comunità Europea: sviluppo del front-end (sheli) a basso livello in Verilog della Network-On-Chip Spidergon (proprietaria di ST-Microlectronics) e modellazione di Shell+Spidergon ad alto livello in SystemC TLM (Transaction Level Modelling) per essere integrate nella piattaforma virtuale di simulazione (Università di Aachen, Germania) del chip multiprocessore. Descrizione TLM in SystemC dell'intero sistema NoC e utilizzo di Piatform Creator di CoWare (sviluppo di piattafome di simulazione ad alto livello). Modeilazione a Basso Livello: Descrizione HDL in Venlog della Shell, utilizzo del simulatore HDL ModelSim di Mentor Graphics (simulazione comportamentale) e Cadence Specman Elite (verifica esaustiva di progetti HDU. 2) progetto FORCE (Fiamework di Ottiminazione per Reti di Interconnessione communication-centric) finanziato dalla Regione Sardegna (Legge Regionale 7 agosto 2007, n. 7): std O e sviluppo di mooelli ai interconnessione avanzati per Multi-Processar Systems on Cliio e Mas5ively Parallel Pmcrssor. &IMoaellalilYdS ad Alto ivelbi escrizione in SystemC RTL sintetizzabile di diversi modelli di Interconnect e utilizzo dell'ambiente di Sviluppo Visual Studio (simulazioni di alto livello). Livello: Descrizione HDL in Verilog di diversi modelli di Interconnect, utilizzo del simulatore HDL ModelSim di Mentor Graphics e di Synopsys Design Compiler (simulazione e sintesi CMDS). Inquadramento Scientifico: La gestione della complessità di sistemi con svariati miliardi di aate è diventata un asoetto cruciale. La simulazione di tali architetture imponé 3 esigenze fondamentali: esecuzione di sirnulazioni esaustive; mantenimento di un alto livello di accuratezza a livello di cycie omfilina: mantenimento di un temoo di simulazione breve. L'ultima esiaenza 2, - tipicamente è in contrasto con le precedenti. Una possibilità di superare Gesto problema è sfruttare le potenzialità del clusterlgrid computing. Progetto di Ricerca SysCgrid: Sviluppo software di un framework di simulazione parallelo, SysCgrid, in grado di generare set di simulazioni multi-oarametriche eseauite in arallelo su clusterlqrid. Il testinq di questa metociologia è stato fatto utilizzando la rete di calcolo Cybersar. h c m d d -: Descrizione C++ e utilizzo delle librerie SystemC e OpenMPI. DigitalMediaTechnologies: Inquadramento Scientifico: Le tecnologie digitali applicate all'ambito Hw-Sw Co-Design multimediale hanno condotto allo sviluppo di sistemi complessi di creazione e fruizione di contenuti audio/video/immagine, che pervadono il mercato. Anche gli standard in questo settore sono sempre più complessi e molto spesso si ha l'esigenza di integrare, sullo stesso supporto, più standard. Nel 2010 è stato fomalizzato lo standard RVC (Reconfigurable Video Coding) da parte del gruppo MPEG, al fine di introdurre i concetti di riconfigurabilità e moduiarità nella definizione di mdec standard. La complessità e i'eterogeneità, caratteristiche intrinseche di questo scenario, stanno mettendo a dura prova sia il flusso standard di progettazione che i tradizionali modelli architetturali. Per essere competitivi sul mercato è necessario colmare il gap fra sviluppo fisico del sisterna e mapping delle applicazioni su di esso, ancor più se queste sono complesse e vincolate a limiti di real-time.

8 Progetto FORCE (Framework di Ottimizzazione per Reti di Interwnnessione communication-centric) finanziato dalla Regione Sardegna (Legge Regionale 7 agosta 2007, n. 7): Definizione di un framework di sviluppo per piattaforme hardware riconfigurabili. Strumenti di Sviluvo MDC Tool 1.0: C++ e ambiente di sviluppo Eclipse (progetto base). Strumenti di Sviluoo MDC Tool 2.0: JAVA e ambiente di sviluppo Eclipse (progettazione di un Plug-In Eclipse). p: Descrizione HDL in Verilog delle unità funzionali, verifica comportamentale attraverso il simulatore HDL ModelSim di Mentor Graphics e analisi delle prestazioni di basso livello attraverso Synopsys Design Compiler (simulazione e sintesi CMOS). M 2010/2011 AA M Docente a contratto del modulo 'Architetture Sistemi e Processori per il DSP" del corso integrato di 'Sistemi Embedded" per il corso di laurea in Ingegneria Elettrica ed Elettronica, Università degli Studi di Cagliari, durata del corso 30 ore. -- Assistente del Corso di "Sistemi fmbedded, corso di Laurea in Ingegneria Elettrica ed Elettronica, Università di Cagliari -(attività di supporto alla didatfica, sercitazlog laboratorio) Assistente del Corso di "Sistemi Embedded", corso di Laurea in Ingegneria Elettr (a ed Elettroriica, Uriivers.tà ui Cagliari (amv,ti d o! i 1. 1i d a r t i c a, n, c -- o n Assistmte del Corso d "Sistemi Embedded", corso di Laurea i11 Ingegneria Elettrica ed Elettronica, Università di Cagliari (attività di supporto alla didattica, seminari, sercitazioni di laboratorio) Docente di "Elettronica Biomedica", corso Im "TECNICO SUPERIORE PER LE APPLICAZIONI INFORMATICHE", -,- IPIA Carbonia Assistente del Corso di "Sistemi Embedded", corso di Laurea in Ingegneria Elettrica ed Elettronica, Università di Cagliari (attiviti di supporto alla didamira, seminari, esercitazioni di laboratorio) Tutor Didattico Universitario del Corso di "Elettronica - l", corso di Laurea in Ingegneria Informatica, Facoltà di Scienze MM.FF.NN, Università di Cagliari (atfività L# supporto alla didattica, seminari, esercitazioni di laboratorio) Specialistica Ing. Elettronica, Triennale Laurea "Studio ed imdementazione su FPGA di un architettura bio-ispirata in virgola inobilr per D gitdl Signal Processing" M7011/2012 "Prototipdzlonr su FPGA di uli Iayer di comunicazione diial-niode per i stciiii multi-core" _ -- "Studio e sviluppo di un t001 per la generazione automatica di piattaforme hardware riconfiqurabili"aa2010/2011 "Studio e 1rnp1e&entazione RTL di una NoC dual-mode con gestione non esclusiva e programmabile dei Link" AA2010/2011 "Codifica HDL. valutazione delle Drestazioni e caratterizzazione su tecnologia CMOS.9Oni 'd:,-iia N!?nd<:. C?010/ 'Ott m zldzionr e valiaazione di una etworx-on-chtp &al-16dr per dn lriff C0 eterogeneo" M A,- 'Studio e implementazione SystemC TLM di un router per una Network on Chip Soideraon-like". - AA "Sviluppo e impiementa;ione di Adapters RTLfiLM per protocolli STBus-Network on chip e DNP-Network on Chip su reti Spidergon-like in SystemC" AA "Studio, modellizzazione RTL e simulazione di un single-chip massively parallel "Sviluppo su FPGA di un memory-manager per I'ottimizzazione deil'accesso alla memoria in un coproceore bio-ispirato" M "Ottimizzazione e integrazione FPGA del controller di un coprocessore matematico bio-ispirato" AA 2009/2010 [31] D. Pani, F. Palumbo, L. Raffo, 'A Fast MPI-based Parallel Framework for

9 n/cle-accurate, International Journal of High Performance Systems Architecture (UHPSA), Special Issue on: "Power-Eficient, High performance Genera1 furiose and Appiication Specific Cmpting Architectures", vol. 2, issue 314, pp , 2010 [J2] F. Palurnbo, N. Carta, D. Pani, P. Meloni and L. Raffo, "ille multi-datafiow comr>oser, In Press on Journal of Real-7ime Image Pmcessing, DO / , 'Online First'on SprinqerLink: / Book Chapter Parallel Processors", Computer Science Research and the Internet, Nova Science (Hauppauge NY, USA), 2010, pp ISBN: Conferenze internazionali [CI] F. Palurnbo, D. Pani, L. Raffo, S. Secchi, 'A surface tension and coalescence rnodel for dvnarnic distributed resources allocation in Massivelv Parallel -, Nature Inspired Cooperative Strategies for Optimization (NICSO 2007), vol. 129: Sprinqer-Verlag, pp , 2007 [C21 F. Palurnbo, S. Secchi, D. Pani. L. Raffo, 'A Novel Non-Exclusive Dual-Mode Architecture for MPSoCs-Oriented Networ!i on Chi0 Desions", International Workshop on Systems, Ahitectures, Modeling, and Simulation (SAMOS 20081, LNCS 5114, pp , 2008 [C31 S. Secchi. F. Palurnbo, D. Pani, L. Raffo, "A Network on ChiD Architecture for Heteroaeneous Tmffic SuDort with Non-Exclusive Dual-Mode Switchina", 11TH EUROMICRO conference on digital system design (DSD 2008), vol. P3277, USA, IEEE COMPUTER SOCIETY, pp , 2008 [C41 F. Palurnbo, D. Pani, A. Pilia, L. Raffo, "Irnoact of half-dudex and fuli-dulex -, 4th ACM/IEEE International Symposium on Network-on-Chip (NOCS 2010), paq , 2010 [C51 F. Palurnbo, D. Pani, E. Manca, L. Raffo, G. Roquier, M. Mattavelli, p, Conference on Design and Architectures for Slgnal and Image Processing (DASIP 2010), pp [C61 F. Palurnbo, D. Pani, A. Deidda, L. Raffo, '7owards Self-Adative Networks O n chi^ for Massivelv Parallel Processors: Multilev el Oualltv of Service Proararnrnabiliiv", ACM International Conference on Computing Frontiea (CF Il), pp. 19:l-19:2, 2011 [C71 F. Palurnbo, N. Carta, L Raffo, "The Multi-Dataflow Cornooser tool: a runtime recontiaurable olafform comoosef Conference on Design and Architectures for Signal and Image Processing (DASIP 2011), pp , 2011 [C81 F. Palurnbo, D. Pani, A. Congiu, L. Raffo, "Concurrent Hvbrid Switchina for Massivelv Parallel Svsterns-on- chi^: the CYBER architetture", ACM International Conference on Computing Frontiers (CF 12), pp , 2012 [C91 1:F. Nezan, N.Siret, M.Wipliez, F.Palurnb, L.Raffo, "Multi-Purose S v s t e m s : & i o n and MaDDinQ StrateW, Proc. of the IEEE International Syrnposium on Circuits and Systems (ISOIS), May 2012, Seoul (Korea) [ClO] D. Pani, F. Palurnbo, C. Sau, L. Raffo, '- -Svstern with Fauit-Toierance Suoort"T0 Appear in Proc. of the Conference on Design and Arrhitectures for Signal and Image Processing (DASIP 2012), Ottobre 2012 Karlsruhe (Germania) [C111 M. Wipliez, N. Siret, N. Carta, F. Palurnbo and L. Raffo, "Design IP Faster: Introducing the C- High-Level Languaqe", To Appear in Proc. of the IP-SOC 2012 Conference, 4-5 Dicembre 2012, Grenoble (France) Poster a congressi o [Al] P.S. Paolucci, F. Lo Cicero, A. Lonardo, M. Perm, D. Rossetti, C. Sidore, P. seminari internazionali Vicini, M. Coppola, L. Raffo, G. Mereu, F. Palurnbo, L. Fanucci, S. Saponara, and F. Vitullo, "Introduction to the Tiled HW Architecture of SHAPES, Conference on Design Automation and Test in Europe (DATE 2007), 2007 [A21 F. Palurnbo, G. Mereu, M. Pisano, L. Raffo, based architectures", Gruppo Elettronica 2007 [A31 F. Palumbo, S. Secchi, D. Pani, L. Raffo, "Non-Exclusive Dual-Mode

10 FouDesiqns".h International Summer School on Advanced Computer Architecture and Compilation for Embedded Systems (ACACES 2008). pp , ISBN: , 2008 (con poster abstract) [A41 F. Palumbo, D. Pani, L. Raffo, "svscqrid - SvstemC srid SirnUlation frameworlk", Fifth International Summer School on Advanced COiwUter Archltecture and Compilation for Embedded Systerns (ACIICES 20091, PP ISBN: , 2009 [con uoster abstract) [AS] N. Carta, F. Pal.nbo, L: affo,r5e-ra1irea ReccnfqraiiIAIQT<iòIn fir Mi-DafIow_Syste: Sevenlh Internatonal Siimmer School on Aduancrd ComDutcr Aichilrcture and Comu,laliin for Erllbcdoed Systsms (A<.ACES 2111 I). isbn; , pag , 2011 (con posterabstract) Altre Lingue INGLESE, Cambridge Advanced English (CAE) Certificate (Dicembre 2002). Capacità e competenze tecniche Capacità e competenze informatiche m- - Linguaggi di descrizione HDL, e.g. Verilog, VHDL e SystemC (sia RTL e TLM). Linguaggi di programmazione di alto livello: e.g. C, C + + e lava. Matlab. ModelSim di Mentor Grahics per la simulazione di design HDL complessi (Utente Esperto). Project Navigator e Xilinx Platform Studio per la prototipazione di sistemi su FPGA (Utente Espetto). Eiite Specman di Cadence per la validazione e la verifica esaustiva di design HDL complessi (Utente Base) Platform Creator di CoWare per l'integrazione e la simulazione di sistemi complessi in liguaggio TLM (Utente Base). Synopsys Design Compiler e di Leonardo Spectrum della Cadence per la sintesi di design HDL (Utente Esperto). Visual Studio di Microsoft per la simulazione di sistemi complessi sviluppati in SysternC HDL (Utente Esperto). Ambiente di sviluppo software Eclipse (Utente Esperto). Utente avanzato degli strumenti di Microsoft Office, in particolare Word, Excel e Power Point. Autorizzo il trattamento dei miei dati personali ai sensi del Decreto Legislativo 30 giugno 2003, n /e\1$3 Cagliari,?+W-B+?

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