L unità di elaborazione pipeline L unità Pipelining

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1 Struttura del processore L unità di elaborazione pipeline Corso ACSO prof. Cristina SILVANO Politecnico di Milano Incremento delle Per migliorare ulteriormente le si può: ridurre il periodo di clock aumentare il parallelismo del processore, modificandone l architettura Pipelining: decomposizione in stadi dell architettura del processore (es: prelievo + esecuzione) Ogni stadio è indipendente e disaccoppiato dal successivo Ogni stadio può essere visto come una unità funzionale capace di eseguire una macro operazione relativa all esecuzione di una macchina L esecuzione di una macchina avviene attraversando tutti gli stadi L incremento delle è misurato in termini di frequenza di completamento di istruzioni macchina (frequenza di operazioni throughput) 2 Pag. 1 1

2 Esecuzione sequenziale delle istruzioni I 1 I 2 I 3 P 1 E 1 P 2 E 2 P 3 E 3 Struttura del processore pipeline a due stadi buffer di interstadio unità prelievo istruzioni T unità esecuzione istruzioni stadio stadio 3 4 Pag. 2 2

3 Esecuzione con pipelining a due stadi ciclo di clock I 1 P 1 E 1 fase di prelievo fase di esecuzione I 2 P 2 E 2 I 3 Contenuto pipe nel ciclo 2 P 3 E 3 Pipelining a quattro stadi: prelievo, decodifica, esecuzione, scrittura ciclo di clock I 1 P 1 D 1 E 1 S 1 I 2 P 2 D 2 E 2 S 2 I 3 P 3 D 3 E 3 S 3 I 4 P 4 D 4 E 4 S 4 Contenuto pipe nel 5 ciclo 3 Contenuto pipe nel ciclo 4: 4 istruzioni in esecuzione in parallelo ma in diversi stadi di avanzamento 6 Pag. 3 3

4 Processore pipeline a 4 stadi buffer di interstadio (registri di pipeline) stadio P prelievo stadio D decodifica e calcolo indirizzi operandi stadio E esecuzione operazione stadio S scrittura risultato T 1 T 2 T 3 Considerazioni sulle Il ciclo di clock del processore è definito in base alla durata dell operazione dell unità più lenta La fase di prelievo dell richiede sempre accesso a memoria e i tempi di accesso possono essere superiori, anche di un ordine di grandezza, del di elaborazione delle altre unità E necessaria una memoria cache (integrata) che ha tempi di accesso comparabili alle operazioni interne al processore 7 8 Pag. 4 4

5 Stallo (stall) Uno stadio può richiedere maggior per completare la propria attività. Lo stallo blocca tutti gli stadi della pipeline Lo stallo introduce cicli di clock inutilizzati per risincronizzare il funzionamento della pipeline > impatto sulle Lo stallo può essere dovuto a: un conflitto di dato (data hazard): uno stadio non riesce a ricevere per gli operandi dallo stadio precedente (read after write) o non riesce a fornirli per allo stadio successivo (durata estesa dell operazione); un ritardo nel fetch (instruction hazard): dovuto a instruction cachemiss; un conflitto di controllo (control hazard): dovuto alle istruzioni di salto perché non è subito noto quale sarà l successiva un conflitto strutturale (structural hazard): due istruzioni macchina richiedono l'utilizzo della stessa unità funzionale nello stesso ciclo di clock (ad es. la memoria). Per limitare il rischio, è necessario prevedere modifiche strutturali all architettura del processore. Ad esempio: cache separate per codice e dati. 9 Stallo: conflitto di dato (data hazard) dovuto a durata estesa dell operazione L I2 richiede un esecuzione estesa che dura 3 cicli di clock ciclo di clock I 1 P 1 D 1 E 1 S 1 I 2 P 2 D 2 E 2 S 2 I 3 P 3 D 3 E 3 S 3 Impatto sulle I 4 P 4 D 4 E 4 S 4 I 5 P 5 D 5 E 5 10 Pag. 5 5

6 Conflitto di dato (data hazard) Read After Write: RAW hazard (a) introduzione stalli Generato da dipendenze di dato tra istruzioni sequenziali vicine. Read After Write un tenta di leggere un registro prima che sia stato scritto dall precedente ciclo di clock I1 (MUL) P1 D1 E1 S1 I2 (ADD) I3 P2 D2 D2A E2 S2 P3 stallo stallip3 D3 E3 S3 Impatto sulle I 4 P4 D4 E4 S4 11 Conflitto di dato (data hazard) Read After Write: RAW hazard (b) introduzione forwarding path Read After Write dopo la fase di esecuzione, e prima della scrittura nel registro, il dato è disponibile all uscita dell ALU Modifica dell architettura del data path con percorso di anticipo del dato (data forwarding path) operando1 operando2 risultato E esecuzione (tramite ALU) S scrittura in banco registri percorso di anticipo 12 Pag. 6 6

7 Conflitto di dato (data hazard) Read After Write: RAW hazard (b) introduzione forwarding path Read After Write: dettaglio del data path bus interno sorgente1 bus interno sorgente2 operando1 operando2 banco di registri MUX MUX percorso di anticipo ALU risultato percorso di anticipo bus interno destinazione 13 Conflitto di dato (data hazard) Read After Write: RAW hazard (b) introduzione forwarding path ciclo di clock I 1 P 1 D 1 E 1 S 1 Il risultato della I1 in uscita dell ALU nel ciclo 3 è disponibile agli ingressi dell ALU per I2 al ciclo 4 I 2 P 2 D 2 E 2 S 2 Nessun impatto sulle I 3 P 3 D 3 E 3 S 3 I 4 P 4 D 4 E 4 S 4 14 Pag. 7 7

8 Conflitto di dato (data hazard) Read After Write: RAW hazard (c) introduzione NOP Read After Write: introduzione NOP Compilatore ciclo di clock I 1 : MUL P1 D1 E1 S1 I 2 : NOP P2 D2 E2 S2 Impatto sulle I 3 : NOP P3 D3 E3 S3 I 4 : ADD P4 D4 E4 S4 15 Conflitto di dato (data hazard) Read After Write: RAW hazard (d) riordino del codice Read After Write: riordino del codice compilatore Nessun impatto sulle Riordinare la sequenza delle istruzioni senza alterare l algoritmo Attenzione agli effetti collaterali delle istruzioni (dipendenze nascoste)!!! Push/pop: modifica stack pointer Codici di condizione 16 Pag. 8 8

9 Stallo: instruction hazard Per l I2 si verifica un instruction cachemiss, la fase di prelievo (fetch) dell richiede ihid più cicli ili di clock. ciclo di clock I 1 P 1 D 1 E 1 S 1 I P 2 D 2 E 2 S 2 2 I 3 P 3 D 3 E 3 S 3 Impatto sulle 17 Control hazard Istruzioni di salto Una di salto provoca sempre un conflitto di controllo. Salti condizionati: non è noto a priori quale sarà l successiva e l indirizzo di destinazione del salto > l unità di prelievo dell successiva deve attendere il completamento della fase di esecuzione dell di salto per sapere l esito del salto condizionato e calcolare l indirizzo di destinazione del salto Salti incondizionati: o L indirizzo di destinazione del salto è noto senza ambiguità ma deve essere calcolato > l unità di prelievo dell successiva deve attendere il completamento della fase di lettura degli operandi dell di salto per il calcolo dell indirizzo di destinazione del salto 18 Pag. 9 9

10 Control hazard Istruzioni di salto Problema: l unità di prelievo ha già letto l successiva, senza tener conto del fatto che il salto potrebbe prevenirne l esecuzione. Soluzione: Si risolve inserendo una (o più) fittizia (NOP) tra un salto e l seguente In questo modo si dà al Program Counter di essere ricaricato con l indirizzo di destinazione del salto e quindi essere utilizzato correttamente dallo stadio di prelievo dell successiva 19 Control hazard ciclo di clock I 1 P 1 D 1 E 1 S 1 I1: di salto I 2 P 2 D 2 E 2 S 2 NOP Impatto sulle I 3 P 3 D 3 E 3 S 3 I 4 P 4 D 4 E 4 S 4 20 Pag

11 Stallo: structural hazard Conflitto strutturale: un unità funzionale del processore è richiesta conraneamente da due istruzioni Esempio: MOVE spiazzamento(r1), R2 ciclo di clock I 1 P 1 D 1 E 1 S 1 I 2 (move) P 2 D 2 E 2 M 2 S 2 I 3 I 4 P 3 D 3 E 3 stallo S 3 P 4 D 4 stallo E 4 Impatto sulle I 5 P 5 P 5 D 5 21 Riduzione del numero di stalli Si può procedere in due modi, non mutuamente esclusivi: studio di opportune tecniche di compilazione mirate alla riduzione del numero di situazioni potenzialmente critiche tramite: Riordino delle istruzioni nel rispetto delle dipendenze tra i dati; Introduzione di istruzioni fittizie (NOP) con perdita di (una NOP equivale ad un ciclo perso come nel caso di uno stallo). realizzazione di una unità hardware in grado di prevedere situazioni critiche con un sufficiente margine di anticipo: Riordino dinamico delle istruzioni; Tecniche di predizione dei salti per cercare di predire l esito del salto in base al comportamento del salto nelle iterazioni precedenti 22 Pag

12 Valutazione delle Tempo di processore Frequenza di operazione (throughput) sequenziale Frequenza di operazione con pipeline Frequenza di operazione con pipeline/cache con 23 Pag

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