Sintesi Logica dal livello RTL. FPGA Xilinx Virtex II

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1 Sintesi Logica dal livello RTL FPGA Xilinx Virtex II 1

2 Sintesi Logica dal livello RTL La Sintesi Logica si occupa di trasformare la descrizione di un circuito a livello RTL (Register Transfer Level) in una rappresentazione di più basso livello del circuito (gate level) circuito a livello RTL viene descritto in termini di: segnali elementi di memoria (registri) operazioni logiche tra tali segnali può essere descritto in un linguaggio di descrizione dell'hardware (VHDL o Verilog) descrizione a livello gate: prevede l'utilizzo di porte logiche e registri (flip-flop o latch) viene usata dagli applicativi per i passi successivi dello sviluppo di un circuito: piazzamento e routing (place&route) creazione della disposizione fisica (layout) del circuito integrato 2

3 Sintesi Logica dal livello RTL tramite VHDL Il VHDL (VLSI Hardware Description Language) è un linguaggio completo (e complesso) nato originariamente per la descrizione di componenti hardware (e non di specifiche) e consente operazioni che non hanno un corrispettivo in hardware soltanto un sottoinsieme del VHDL è sintetizzabile è necessario conoscere quali costrutti sono sintetizzabili e con quali limitazioni Lo stile di descrizione ha in genere un grande impatto sull'hardware sintetizzato, molto più di un linguaggio di alto livello esiste uno standard IEEE , ma i meccanismi di sintesi sono solo in parte standardizzati diversi strumenti (software) di sintesi possono dare risultati anche molto diversi i risultati della sintesi dipendono anche dalla libreria di gate su cui viene eseguita 3

4 Sintesi Logica lo standard IEEE To develop a standard syntax and semantics for VHDL RTL synthesis. This standard shall define the subset of IEEE 1076 (VHDL) which is suitable for RTL synthesis and shall define the semantics of that subset for the synthesis domain. definito da VHDL SIWG (Synthesis Interoperability Working Group) lo standard IEEE specifica: lo stile di descrizione per la sintesi a cui i produttori di software per la sintesi devono adeguarsi lo stile di descrizione per la sintesi che i produttori di modelli/ip devono usare per la portabilità conformità dei tool di sintesi + conformità IP => Codice portabile = Nessun problema di sintesi è in fase di definizione lo standard IEEE X 4

5 VHDL sintetizzabile: costrutti supportati Accanto allo standard , ne esiste uno di fatto, un insieme minimo di costrutti supportati dalla maggior parte dei sofware di sintesi tali costrutti sono: entity, architecture e package function e procedure library IEEE Std_Logic_1164, Std_Logic_Unsigned, Std_Logic_Signed, Numeric_Std e Numeric_Bit porte di tipo in, out, inout e buffer signal, constant e variable (queste ultime soltanto in processi, procedure e funzioni) tipi composti array e record di tipo integer e subtype natural e positive (il tipo integer deve avere un vincolo sul range) tipi enumerativi definiti dall'utente (es.: type State is (s0, s1, s2, s3);) 5

6 VHDL sintetizzabile: costrutti supportati altri costrutti supportati: operatori quali +, -, *, /, **, mod, abs, not, =, /=, <, >, <=, >=, and, or, not, nand, nor, xor, xnor, sll, srl, sla, sra, rol, ror, & istruzioni sequenziali assegnamenti di segnali e variabili, wait, if, case, loop, for, while, return, null, chiamate a function e procedure è permessa solo un'istruzione di wait in un processo istruzioni concorrenti assegnamenti di segnali, process, block, istanze di componenti, generate generic nelle entità attributi predefiniti 'range, 'event,... (con qualche limitazione) 6

7 VHDL sintetizzabile: costrutti non supportati costrutti NON supportati dalla maggior parte dei software di sintesi: tipi access e file i primi sono simili ai puntatori C, i file non hanno corrispondenza diretta con l'hardware tipi di segnali register e bus usati di rado guarded block usati di rado istruzioni di controllo dei loop next ed exit un tool di sintesi crea la logica da un loop esplicitandolo in una serie di iterazioni oggetti di tipo real i numeri floating point non possono essere mappati in hardware funzioni di risoluzione definite dall'utente prima dello Standard IEEE 1164, i progettisti creavano la loro logica a più valori e le funzioni di risoluzione per supportare gli aspetti della simulazione legati alla tecnologia nessuna di queste soluzioni custom è standard e quindi non dovrebbe mai essere utilizzata per la sintesi 7

8 VHDL sintetizzabile: costrutti ignorati costrutti ignorati: istruzioni assert e report servono per mandare messaggi alla console, quindi non hanno a che fare con l'hardware wait for e after i tool di sintesi non hanno modo di creare uno specifico tempo di ritardo, tranne se non viene generato contando gli impulsi di clock transport e inertial non potendo generare dei ritardi generici, i tool di sintesi ignorano il tipo di ritardo indicato 8

9 Sintesi Logica: Flip-Flop e Latch Un problema tipico della sintesi dal livello RTL è il riconoscimento di flip-flop e latch da parte del sintetizzatore non esistono costrutti per: marcare della logica come sequenziale o combinatoria marcare dei segnali come clock (almeno in fase di sintesi) il sintetizzatore produrrà: dei flip-flop quando ci sono segnali che cambiano sui fronti di un segnale che identificherà di conseguenza come clock dei latch nei casi in cui un segnale rimane inalterato al variare degli altri segnali, all'interno di un blocco combinatorio 9

10 Sintesi Logica: Flip-Flop e Latch Se una struttura hardware non è un blocco sequenziale sensibile ai livelli (latch) o ai fronti (flip-flop) deve essere un blocco combinatorio: per garantire che il sintetizzatore non inserisca elementi di memoria, bisogna rispettare alcune regole: i segnali che vengono utilizzati nel blocco dovranno essere presenti nella sensitivity list del processo i segnali assegnati in un ramo di if o case, dovranno essere assegnati in ogni ramo oppure avere un valore di default (un'assegnazione prima del case o dell'if) un esempio tipico è il caso delle macchine a stati 10

11 Sintesi Logica: Macchine a Stati Finiti Nella realizzazione di una macchina astati bisogna prestare attenzione anche ad altre questioni: evitare di utilizzare blocchi di if innestati si ha la formazione di una struttura a priorità lunghe catene di porte con maggiore ritardo preferire l'utilizzo del costrutto case si ottiene una struttura simile a multiplexer parallela con ridotto ritardo verificare quale codifica per gli stati utilizza il sintetizzatore in genere si affidano ad una euristica per decidere se è preferibile una binaria o one-hot (non minima) 11

12 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin Out_0 <= "00"; Out_1 <= "00"; case STATE is when S0 => Out_0 <= In_A; STATE <= S1; when S1 => Out_1 <= In_A; STATE <= S0; end case; end process; 12

13 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin case STATE is when S0 => Out_0 <= In_A; Out_1 <= "00"; STATE <= S1; When S1 => Out_1 <= In_A; Out_0 <= "00"; STATE <= S0; end case; end process; 13

14 Sintesi Logica: Macchine a Stati Finiti process(in_a) begin case STATE is end case; when S0 => Out_0 <= In_A; STATE <= S1; When S1 => Out_1 <= In_A; STATE <= S0; end process; 14

15 VHDL sintetizzabile: inferenza di un latch architecture behav_latch of inference_latch is begin Y <= D when E = '1' else Y; O <= Y; end architecture; 15

16 VHDL sintetizzabile: processi combinatori I processi combinatori devono avere nella sensitivity list tutti i segnali di ingresso: comb_process: process(a,b) begin C <= not(a and B) after 20 ns; D <= not B after 20 ns; end process comb_process; situazione da evitare, il comportamento del tool di sintesi potrebbe essere diverso da quello atteso comb_process: process(a) begin C <= not (A and B) after 20 ns; D <= not B after 20 ns; end process comb_process; 16

17 VHDL sintetizzabile: processi combinatori Nei processi combinatori tutti i segnali devono essere asssegnati in tutte le ramificazioni di case e if i costrutti case e if devono coprire tutte le condizioni: if_process: process(sel, in_a, in_b) begin if sel = "00" then out_0 <= in_a; elsif sel = "01" then out_0 <= in_b; end if; end process; 17

18 VHDL sintetizzabile: processi sequenziali I processi sequenziali portano in un flip-flop tutti i segnali assegnati all'interno del processo i due processi che seguono vengono sintetizzati allo stesso modo: seq_process_a: process seq_process_b: process(clk) begin wait until clk = '0'; C <= not(a and B); D <= not B after 10 ns; end process seq_process_a; begin if clk'event and clk = '1' then C <= not(a and B); D <= not B; end if; end process seq_process_b; 18

19 VHDL sintetizzabile: processi sequenziali 19

20 architecture sig_internal of sig_internal is signal e : std_logic; begin process(clock) begin if clock'event and clock = '1' then e <= a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di segnali interni 20

21 architecture var_internal of var_internal is begin process(clock) variable e : std_logic; begin if clock'event and clock = '1' then e := a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di variabili 21

22 VHDL sintetizzabile: vincoli per il sintetizzatore È possibile fornire al sintetizzatore dei vincoli; possono essere : di diverso tipo: di area sulla struttura sulle risorse temporali... forniti in diverso modo come attributo, nel codice VHDL come opzioni del sintetizzatore tramite file aggiuntivi specifici 22

23 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulle risorse fornito come attributo all'interno del codice VHDL: attribute black_box : BOOEAN; attribute black_box of my_comp : component is TRUE; Vincolo di timing fornito in un file UCF (User Constraint File) NET "System_Clock" TNM_NET = "System_Clock_i"; TIMEGRP "System_Clock" = "System_Clock_i"; TIMESPEC "TS_System_Clock" = PERIOD "System_Clock" 8000 ps HIGH 50 %; 23

24 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulla codifica delle macchine a stati fornito come opzione del sintetizzatore: 24

25 Dispositivi FPGA Field Programmable Gate Array (FPGA) array bidimensionali di blocchi logici e flip-flop con interconnessioni programmabili elettricamente poste tra di essi le interconnessioni sono come degli interruttori programmabili elettricamente i blocchi di logica vengono implementati tramite funzioni logiche a basso fanin è possibile configurare l'intersezione tra i blocchi di logica la funzione di ogni blocco di logica 25

26 FPGA Xilinx Virtex II I dispositivi Virtex II sono FPGA SRAM-based caratterizzati dai seguenti elementi configurabili: blocchi di input/output (IOB) blocchi logici configurabili (CLB) risorse di routing 26

27 FPGA Xilinx Virtex II Gli elementi programmabili sono controllati da valori memorizzati in celle di memoria statica, la memoria di configurazione è una SDRAM, quindi volatile e deve essere configurata dopo l'accensione i valori di programmazione vengono caricati nelle celle di memoria durante la configurazione possono essere ricaricati per cambiare le funzioni degli elementi programmabili sono forniti sotto forma di bitstream, che contiene: le istruzioni per la logica di controllo della configurazione i dati per la memoria di configurazione 27

28 FPGA Xilinx Virtex II: Architettura La logica configurabile interna comprende quattro categorie di elementi, organizzati in un array regolare: CLB (Configurabile Logic Block), elementi funzionali per la logica combinatoria e sincrona comprendono elementi di memorizzazione di base moduli di memoria Block SelectRAM, elementi di RAM dual-port da 18 Kbit blocchi Multiplier, moltiplicatori dedicati 18-bit x 18-bit gestori dei clock, blocchi DCM (Digital Clock Manager) offrono soluzioni per la compensazione del ritardo nella distribuzione del clock permettono moltiplicazione e divisione della frequenza di clock permettono variazione della fase con sensibilità grossolana o fine 28

29 FPGA Xilinx Virtex II: Interconnessioni Tutti gli elementi della logica configurabile sono interconnessi mediante risorse di routing programmabili (Active Interconnect Technology) la matrice di routing generale (General Routing Matrix, GRM) è un array di interruttori di routing l'interconnessione programmabile generale è gerarchica ogni elemento programmabile è collegato ad una matrice di switch, permettendo connessioni multiple alla matrice di routing generale tutti gli elementi programmabili, comprese le risorse di routing, sono controllate dai valori memorizzati nelle celle di memoria statica questi valori sono caricati nelle celle di memoria durante la configurazione e possono essere ricaricati per cambiare le funzioni degli elementi programmabili 29

30 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione La memoria di configurazione delle Virtex II è ordinata in frame verticali (colonne), con un ampiezza pari a un bit ed estesi dal limite superiore a quello inferiore del dispositivo ogni operzione di scrittura o lettura sulla memoria di configurazione deve essere effettuata su uno o più frame completi non è possibile indirizzare porzioni di frame i frame della memoria di configurazione non mappano direttamente una determinata parte di hardware, ma configurano una sottile fetta (slice) di molte risorse fisiche La logica di configurazione delle Virtex II consiste in: un processore di pacchetto controlla il flusso dei dati dall'interfaccia di configurazione (SelectMAP, JTAG o Seriale) ai registri appropriati un insieme di registri e segnali globali, controllati dai registri di configurazione controllano tutti gli aspetti della configurazione 30

31 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione 31

32 FPGA Xilinx Virtex II: Configurazione Le caratteristiche programmabili in un dispositivo Virtex II sono controllate da celle di memoria volatili, la memoria di configurazione, che definisce: le equazioni delle LUT il routing dei segnali gli standard di tensione degli IOB tutti gli altri aspetti del design utente per programmare la memoria di configurazione, vengono forniti in forma di bitstream i dati per la memoria di configurazione le istruzioni per la logica di controllo della configurazione 32

33 FPGA Xilinx Virtex II: Modalità di Configurazione Il bitstream viene distribuito al dispositivo attraverso una delle interfacce di configurazione, JTAG, SelectMAP o Serial, utilizzando una delle cinque modalità seguenti: Master Serial l'fpga viene configurato caricando un bit per ogni ciclo del clock di configurazione (CCLK) in questa modalità l'fpga controlla il pin del CCLK Slave Serial (default) l'fpga viene configurato caricando un bit per ogni ciclo del CCLK in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Master SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità l'fpga controlla il pin del CCLK Slave SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Boundary Scan (IEEE 1532 e IEEE 1149) - in questa modalità, la configurazione viene interamente effettuata attraverso la Test Access Port (TAP) 33

34 FPGA Xilinx Virtex II: Processo di configurazione Il processo di configurazione prevede il caricamento del bitstream di configurazione nell'fpga utilizzando la modalità selezionata ci sono quattro fasi principali nel processo di configurazione: clear della memoria eliminazione di qualsiasi dato dalla memoria di configurazione inizializzazione vengono campionati i pin di mode (selezionano la modalità di configurazione) e il dispositivo viene posto in attesa del bitstream caricamento dei dati di configurazione sotto forma di bitstream avvio del dispositivo il dispositivo viene portato fuori dal processo di configurazione e viene reso operativo 34

35 FPGA Xilinx Virtex II: Riconfigurazione Il termine riconfigurazione in questo contesto descrive il processo di riprogrammazione di un dispositivo senza effettuare la fase di clear della memoria la riconfigurazione può coinvolgere: l'intero dispositivo (riconfigurazione totale) una parte del dispositivo (riconfigurazione parziale) la riconfigurazione può avvenire: mentre il dispositivo è nello stato di shutdown (riconfigurazione shutdown) mentre il dispositivo continua ad operare (riconfigurazione attiva) ci sono due ragioni per effettuare la riconfigurazione parziale: per cambiare il comportamento del design senza riconfigurare totalmente il dispositivo per correggere i bit upset nella memoria di configurazione, in ambienti caratterizzati da forti radiazioni 35

36 FPGA Xilinx Virtex II: Flusso di sviluppo Il flusso di progetto per le Virtex II procede come di seguito: Design Entry Sintesi Implementazione l'implementazione di design su Virtex II è facilitata dal tool Xilinx Integrated Software Environment (ISE) il processo di implementazione delle Virtex II è costituito da: translation (NGDBuild) mapping (MAP) place and route (PAR) generazione del file di configurazione (BitGen) 36

37 FPGA Xilinx Virtex II: Design & Sintesi Design Entry Sintesi vengono utilizzati dei tool software detti EDA (Electronic Design Automation) funzionalità di design entry dal design schematico a metodologie di design avanzate HDL editor HDL funzionalità di supporto per l'utente (highlight del codice, template del linguaggio...) funzionalità di generazione di macchine a stati e di IP (Intellectual Property) Core compilazione del codice VHDL analisi e ottimizzazione del codice VHDL controllo della sintetizzabilità del codice VHDL generazione di una rete di porte logiche (netlist) prima stima di occupazione di area e timing delle net, in relazione al dispositivo scelto 37

38 NGDBuild MAP effettua l'operazione di translation di una netlist genera un file NGD (Native Generic Data), che descrive il design in termini di elementi logici, come gate AND, OR, decoder, flip-flop e RAM il file NGD può essere già mappato sulla famiglia di dispositivi desiderata effettua il mapping di un design logico su un FPGA Xilinx stabilisce la corrispondenza tra la logica ed i componenti dell'fpga target celle di logica celle di I/O macro fisiche... FPGA Xilinx Virtex II: Implementazione produce un file NCD (Native Circuit Description), una rappresentazione fisica del design mappato sui componenti dell'fpga 38

39 PAR effettua il place and route decide il piazzamento dei componenti e le connessioni degli elementi è possibile usare il file NCD di uscita come guida per dei run supplementari del PAR il programma segue due possibili direttrici: BitGen Cost-Based considera vincoli come la lunghezza delle connesioni e le risorse di routing disponi Timing-Driven per incontrare i vincoli di timing richiesti dal design produce il bitstream per la configurazione del dispositivo, a partire da un file NCD in cui il routing è completo il file binario generato contiene le informazioni di configurazione del file NCD, che definiscono la logica interna e le interconnessioni le informazioni relative al dispositivo FPGA Xilinx Virtex II: Implementazione i dati binari del file di configurazione possono essere trasferiti nelle celle di memoria dell'fpga 39

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