Sintesi Logica dal livello RTL. FPGA Xilinx Virtex II

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Sintesi Logica dal livello RTL. FPGA Xilinx Virtex II"

Transcript

1 Sintesi Logica dal livello RTL FPGA Xilinx Virtex II 1

2 Sintesi Logica dal livello RTL La Sintesi Logica si occupa di trasformare la descrizione di un circuito a livello RTL (Register Transfer Level) in una rappresentazione di più basso livello del circuito (gate level) circuito a livello RTL viene descritto in termini di: segnali elementi di memoria (registri) operazioni logiche tra tali segnali può essere descritto in un linguaggio di descrizione dell'hardware (VHDL o Verilog) descrizione a livello gate: prevede l'utilizzo di porte logiche e registri (flip-flop o latch) viene usata dagli applicativi per i passi successivi dello sviluppo di un circuito: piazzamento e routing (place&route) creazione della disposizione fisica (layout) del circuito integrato 2

3 Sintesi Logica dal livello RTL tramite VHDL Il VHDL (VLSI Hardware Description Language) è un linguaggio completo (e complesso) nato originariamente per la descrizione di componenti hardware (e non di specifiche) e consente operazioni che non hanno un corrispettivo in hardware soltanto un sottoinsieme del VHDL è sintetizzabile è necessario conoscere quali costrutti sono sintetizzabili e con quali limitazioni Lo stile di descrizione ha in genere un grande impatto sull'hardware sintetizzato, molto più di un linguaggio di alto livello esiste uno standard IEEE , ma i meccanismi di sintesi sono solo in parte standardizzati diversi strumenti (software) di sintesi possono dare risultati anche molto diversi i risultati della sintesi dipendono anche dalla libreria di gate su cui viene eseguita 3

4 Sintesi Logica lo standard IEEE To develop a standard syntax and semantics for VHDL RTL synthesis. This standard shall define the subset of IEEE 1076 (VHDL) which is suitable for RTL synthesis and shall define the semantics of that subset for the synthesis domain. definito da VHDL SIWG (Synthesis Interoperability Working Group) lo standard IEEE specifica: lo stile di descrizione per la sintesi a cui i produttori di software per la sintesi devono adeguarsi lo stile di descrizione per la sintesi che i produttori di modelli/ip devono usare per la portabilità conformità dei tool di sintesi + conformità IP => Codice portabile = Nessun problema di sintesi è in fase di definizione lo standard IEEE X 4

5 VHDL sintetizzabile: costrutti supportati Accanto allo standard , ne esiste uno di fatto, un insieme minimo di costrutti supportati dalla maggior parte dei sofware di sintesi tali costrutti sono: entity, architecture e package function e procedure library IEEE Std_Logic_1164, Std_Logic_Unsigned, Std_Logic_Signed, Numeric_Std e Numeric_Bit porte di tipo in, out, inout e buffer signal, constant e variable (queste ultime soltanto in processi, procedure e funzioni) tipi composti array e record di tipo integer e subtype natural e positive (il tipo integer deve avere un vincolo sul range) tipi enumerativi definiti dall'utente (es.: type State is (s0, s1, s2, s3);) 5

6 VHDL sintetizzabile: costrutti supportati altri costrutti supportati: operatori quali +, -, *, /, **, mod, abs, not, =, /=, <, >, <=, >=, and, or, not, nand, nor, xor, xnor, sll, srl, sla, sra, rol, ror, & istruzioni sequenziali assegnamenti di segnali e variabili, wait, if, case, loop, for, while, return, null, chiamate a function e procedure è permessa solo un'istruzione di wait in un processo istruzioni concorrenti assegnamenti di segnali, process, block, istanze di componenti, generate generic nelle entità attributi predefiniti 'range, 'event,... (con qualche limitazione) 6

7 VHDL sintetizzabile: costrutti non supportati costrutti NON supportati dalla maggior parte dei software di sintesi: tipi access e file i primi sono simili ai puntatori C, i file non hanno corrispondenza diretta con l'hardware tipi di segnali register e bus usati di rado guarded block usati di rado istruzioni di controllo dei loop next ed exit un tool di sintesi crea la logica da un loop esplicitandolo in una serie di iterazioni oggetti di tipo real i numeri floating point non possono essere mappati in hardware funzioni di risoluzione definite dall'utente prima dello Standard IEEE 1164, i progettisti creavano la loro logica a più valori e le funzioni di risoluzione per supportare gli aspetti della simulazione legati alla tecnologia nessuna di queste soluzioni custom è standard e quindi non dovrebbe mai essere utilizzata per la sintesi 7

8 VHDL sintetizzabile: costrutti ignorati costrutti ignorati: istruzioni assert e report servono per mandare messaggi alla console, quindi non hanno a che fare con l'hardware wait for e after i tool di sintesi non hanno modo di creare uno specifico tempo di ritardo, tranne se non viene generato contando gli impulsi di clock transport e inertial non potendo generare dei ritardi generici, i tool di sintesi ignorano il tipo di ritardo indicato 8

9 Sintesi Logica: Flip-Flop e Latch Un problema tipico della sintesi dal livello RTL è il riconoscimento di flip-flop e latch da parte del sintetizzatore non esistono costrutti per: marcare della logica come sequenziale o combinatoria marcare dei segnali come clock (almeno in fase di sintesi) il sintetizzatore produrrà: dei flip-flop quando ci sono segnali che cambiano sui fronti di un segnale che identificherà di conseguenza come clock dei latch nei casi in cui un segnale rimane inalterato al variare degli altri segnali, all'interno di un blocco combinatorio 9

10 Sintesi Logica: Flip-Flop e Latch Se una struttura hardware non è un blocco sequenziale sensibile ai livelli (latch) o ai fronti (flip-flop) deve essere un blocco combinatorio: per garantire che il sintetizzatore non inserisca elementi di memoria, bisogna rispettare alcune regole: i segnali che vengono utilizzati nel blocco dovranno essere presenti nella sensitivity list del processo i segnali assegnati in un ramo di if o case, dovranno essere assegnati in ogni ramo oppure avere un valore di default (un'assegnazione prima del case o dell'if) un esempio tipico è il caso delle macchine a stati 10

11 Sintesi Logica: Macchine a Stati Finiti Nella realizzazione di una macchina astati bisogna prestare attenzione anche ad altre questioni: evitare di utilizzare blocchi di if innestati si ha la formazione di una struttura a priorità lunghe catene di porte con maggiore ritardo preferire l'utilizzo del costrutto case si ottiene una struttura simile a multiplexer parallela con ridotto ritardo verificare quale codifica per gli stati utilizza il sintetizzatore in genere si affidano ad una euristica per decidere se è preferibile una binaria o one-hot (non minima) 11

12 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin Out_0 <= "00"; Out_1 <= "00"; case STATE is when S0 => Out_0 <= In_A; STATE <= S1; when S1 => Out_1 <= In_A; STATE <= S0; end case; end process; 12

13 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin case STATE is when S0 => Out_0 <= In_A; Out_1 <= "00"; STATE <= S1; When S1 => Out_1 <= In_A; Out_0 <= "00"; STATE <= S0; end case; end process; 13

14 Sintesi Logica: Macchine a Stati Finiti process(in_a) begin case STATE is end case; when S0 => Out_0 <= In_A; STATE <= S1; When S1 => Out_1 <= In_A; STATE <= S0; end process; 14

15 VHDL sintetizzabile: inferenza di un latch architecture behav_latch of inference_latch is begin Y <= D when E = '1' else Y; O <= Y; end architecture; 15

16 VHDL sintetizzabile: processi combinatori I processi combinatori devono avere nella sensitivity list tutti i segnali di ingresso: comb_process: process(a,b) begin C <= not(a and B) after 20 ns; D <= not B after 20 ns; end process comb_process; situazione da evitare, il comportamento del tool di sintesi potrebbe essere diverso da quello atteso comb_process: process(a) begin C <= not (A and B) after 20 ns; D <= not B after 20 ns; end process comb_process; 16

17 VHDL sintetizzabile: processi combinatori Nei processi combinatori tutti i segnali devono essere asssegnati in tutte le ramificazioni di case e if i costrutti case e if devono coprire tutte le condizioni: if_process: process(sel, in_a, in_b) begin if sel = "00" then out_0 <= in_a; elsif sel = "01" then out_0 <= in_b; end if; end process; 17

18 VHDL sintetizzabile: processi sequenziali I processi sequenziali portano in un flip-flop tutti i segnali assegnati all'interno del processo i due processi che seguono vengono sintetizzati allo stesso modo: seq_process_a: process seq_process_b: process(clk) begin wait until clk = '0'; C <= not(a and B); D <= not B after 10 ns; end process seq_process_a; begin if clk'event and clk = '1' then C <= not(a and B); D <= not B; end if; end process seq_process_b; 18

19 VHDL sintetizzabile: processi sequenziali 19

20 architecture sig_internal of sig_internal is signal e : std_logic; begin process(clock) begin if clock'event and clock = '1' then e <= a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di segnali interni 20

21 architecture var_internal of var_internal is begin process(clock) variable e : std_logic; begin if clock'event and clock = '1' then e := a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di variabili 21

22 VHDL sintetizzabile: vincoli per il sintetizzatore È possibile fornire al sintetizzatore dei vincoli; possono essere : di diverso tipo: di area sulla struttura sulle risorse temporali... forniti in diverso modo come attributo, nel codice VHDL come opzioni del sintetizzatore tramite file aggiuntivi specifici 22

23 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulle risorse fornito come attributo all'interno del codice VHDL: attribute black_box : BOOEAN; attribute black_box of my_comp : component is TRUE; Vincolo di timing fornito in un file UCF (User Constraint File) NET "System_Clock" TNM_NET = "System_Clock_i"; TIMEGRP "System_Clock" = "System_Clock_i"; TIMESPEC "TS_System_Clock" = PERIOD "System_Clock" 8000 ps HIGH 50 %; 23

24 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulla codifica delle macchine a stati fornito come opzione del sintetizzatore: 24

25 Dispositivi FPGA Field Programmable Gate Array (FPGA) array bidimensionali di blocchi logici e flip-flop con interconnessioni programmabili elettricamente poste tra di essi le interconnessioni sono come degli interruttori programmabili elettricamente i blocchi di logica vengono implementati tramite funzioni logiche a basso fanin è possibile configurare l'intersezione tra i blocchi di logica la funzione di ogni blocco di logica 25

26 FPGA Xilinx Virtex II I dispositivi Virtex II sono FPGA SRAM-based caratterizzati dai seguenti elementi configurabili: blocchi di input/output (IOB) blocchi logici configurabili (CLB) risorse di routing 26

27 FPGA Xilinx Virtex II Gli elementi programmabili sono controllati da valori memorizzati in celle di memoria statica, la memoria di configurazione è una SDRAM, quindi volatile e deve essere configurata dopo l'accensione i valori di programmazione vengono caricati nelle celle di memoria durante la configurazione possono essere ricaricati per cambiare le funzioni degli elementi programmabili sono forniti sotto forma di bitstream, che contiene: le istruzioni per la logica di controllo della configurazione i dati per la memoria di configurazione 27

28 FPGA Xilinx Virtex II: Architettura La logica configurabile interna comprende quattro categorie di elementi, organizzati in un array regolare: CLB (Configurabile Logic Block), elementi funzionali per la logica combinatoria e sincrona comprendono elementi di memorizzazione di base moduli di memoria Block SelectRAM, elementi di RAM dual-port da 18 Kbit blocchi Multiplier, moltiplicatori dedicati 18-bit x 18-bit gestori dei clock, blocchi DCM (Digital Clock Manager) offrono soluzioni per la compensazione del ritardo nella distribuzione del clock permettono moltiplicazione e divisione della frequenza di clock permettono variazione della fase con sensibilità grossolana o fine 28

29 FPGA Xilinx Virtex II: Interconnessioni Tutti gli elementi della logica configurabile sono interconnessi mediante risorse di routing programmabili (Active Interconnect Technology) la matrice di routing generale (General Routing Matrix, GRM) è un array di interruttori di routing l'interconnessione programmabile generale è gerarchica ogni elemento programmabile è collegato ad una matrice di switch, permettendo connessioni multiple alla matrice di routing generale tutti gli elementi programmabili, comprese le risorse di routing, sono controllate dai valori memorizzati nelle celle di memoria statica questi valori sono caricati nelle celle di memoria durante la configurazione e possono essere ricaricati per cambiare le funzioni degli elementi programmabili 29

30 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione La memoria di configurazione delle Virtex II è ordinata in frame verticali (colonne), con un ampiezza pari a un bit ed estesi dal limite superiore a quello inferiore del dispositivo ogni operzione di scrittura o lettura sulla memoria di configurazione deve essere effettuata su uno o più frame completi non è possibile indirizzare porzioni di frame i frame della memoria di configurazione non mappano direttamente una determinata parte di hardware, ma configurano una sottile fetta (slice) di molte risorse fisiche La logica di configurazione delle Virtex II consiste in: un processore di pacchetto controlla il flusso dei dati dall'interfaccia di configurazione (SelectMAP, JTAG o Seriale) ai registri appropriati un insieme di registri e segnali globali, controllati dai registri di configurazione controllano tutti gli aspetti della configurazione 30

31 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione 31

32 FPGA Xilinx Virtex II: Configurazione Le caratteristiche programmabili in un dispositivo Virtex II sono controllate da celle di memoria volatili, la memoria di configurazione, che definisce: le equazioni delle LUT il routing dei segnali gli standard di tensione degli IOB tutti gli altri aspetti del design utente per programmare la memoria di configurazione, vengono forniti in forma di bitstream i dati per la memoria di configurazione le istruzioni per la logica di controllo della configurazione 32

33 FPGA Xilinx Virtex II: Modalità di Configurazione Il bitstream viene distribuito al dispositivo attraverso una delle interfacce di configurazione, JTAG, SelectMAP o Serial, utilizzando una delle cinque modalità seguenti: Master Serial l'fpga viene configurato caricando un bit per ogni ciclo del clock di configurazione (CCLK) in questa modalità l'fpga controlla il pin del CCLK Slave Serial (default) l'fpga viene configurato caricando un bit per ogni ciclo del CCLK in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Master SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità l'fpga controlla il pin del CCLK Slave SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Boundary Scan (IEEE 1532 e IEEE 1149) - in questa modalità, la configurazione viene interamente effettuata attraverso la Test Access Port (TAP) 33

34 FPGA Xilinx Virtex II: Processo di configurazione Il processo di configurazione prevede il caricamento del bitstream di configurazione nell'fpga utilizzando la modalità selezionata ci sono quattro fasi principali nel processo di configurazione: clear della memoria eliminazione di qualsiasi dato dalla memoria di configurazione inizializzazione vengono campionati i pin di mode (selezionano la modalità di configurazione) e il dispositivo viene posto in attesa del bitstream caricamento dei dati di configurazione sotto forma di bitstream avvio del dispositivo il dispositivo viene portato fuori dal processo di configurazione e viene reso operativo 34

35 FPGA Xilinx Virtex II: Riconfigurazione Il termine riconfigurazione in questo contesto descrive il processo di riprogrammazione di un dispositivo senza effettuare la fase di clear della memoria la riconfigurazione può coinvolgere: l'intero dispositivo (riconfigurazione totale) una parte del dispositivo (riconfigurazione parziale) la riconfigurazione può avvenire: mentre il dispositivo è nello stato di shutdown (riconfigurazione shutdown) mentre il dispositivo continua ad operare (riconfigurazione attiva) ci sono due ragioni per effettuare la riconfigurazione parziale: per cambiare il comportamento del design senza riconfigurare totalmente il dispositivo per correggere i bit upset nella memoria di configurazione, in ambienti caratterizzati da forti radiazioni 35

36 FPGA Xilinx Virtex II: Flusso di sviluppo Il flusso di progetto per le Virtex II procede come di seguito: Design Entry Sintesi Implementazione l'implementazione di design su Virtex II è facilitata dal tool Xilinx Integrated Software Environment (ISE) il processo di implementazione delle Virtex II è costituito da: translation (NGDBuild) mapping (MAP) place and route (PAR) generazione del file di configurazione (BitGen) 36

37 FPGA Xilinx Virtex II: Design & Sintesi Design Entry Sintesi vengono utilizzati dei tool software detti EDA (Electronic Design Automation) funzionalità di design entry dal design schematico a metodologie di design avanzate HDL editor HDL funzionalità di supporto per l'utente (highlight del codice, template del linguaggio...) funzionalità di generazione di macchine a stati e di IP (Intellectual Property) Core compilazione del codice VHDL analisi e ottimizzazione del codice VHDL controllo della sintetizzabilità del codice VHDL generazione di una rete di porte logiche (netlist) prima stima di occupazione di area e timing delle net, in relazione al dispositivo scelto 37

38 NGDBuild MAP effettua l'operazione di translation di una netlist genera un file NGD (Native Generic Data), che descrive il design in termini di elementi logici, come gate AND, OR, decoder, flip-flop e RAM il file NGD può essere già mappato sulla famiglia di dispositivi desiderata effettua il mapping di un design logico su un FPGA Xilinx stabilisce la corrispondenza tra la logica ed i componenti dell'fpga target celle di logica celle di I/O macro fisiche... FPGA Xilinx Virtex II: Implementazione produce un file NCD (Native Circuit Description), una rappresentazione fisica del design mappato sui componenti dell'fpga 38

39 PAR effettua il place and route decide il piazzamento dei componenti e le connessioni degli elementi è possibile usare il file NCD di uscita come guida per dei run supplementari del PAR il programma segue due possibili direttrici: BitGen Cost-Based considera vincoli come la lunghezza delle connesioni e le risorse di routing disponi Timing-Driven per incontrare i vincoli di timing richiesti dal design produce il bitstream per la configurazione del dispositivo, a partire da un file NCD in cui il routing è completo il file binario generato contiene le informazioni di configurazione del file NCD, che definiscono la logica interna e le interconnessioni le informazioni relative al dispositivo FPGA Xilinx Virtex II: Implementazione i dati binari del file di configurazione possono essere trasferiti nelle celle di memoria dell'fpga 39

Introduzione al VHDL. Alcuni concetti introduttivi

Introduzione al VHDL. Alcuni concetti introduttivi Introduzione al VHDL Alcuni concetti introduttivi Riferimenti The VHDL Cookbook, Peter J. Ashenden, Reperibile nel sito: http://vlsilab.polito.it/documents.html The VHDL Made Easy, David Pellerin, Douglas

Dettagli

Facoltà di Ingegneria Corso di Studi in Ingegneria Informatica. Metodologie e strumenti per il reengineering del workflow management

Facoltà di Ingegneria Corso di Studi in Ingegneria Informatica. Metodologie e strumenti per il reengineering del workflow management Descrizione di Macchine a Stati finiti in VHDL Descrizioni di Macchine a Stati finiti in VHDL In questa lezione vedremo come un sistema digitale sequenziale può essere descritto in VHDL. Outline: Macchine

Dettagli

Elettronica dei Sistemi Digitali Dispositivi logici programmabili

Elettronica dei Sistemi Digitali Dispositivi logici programmabili Elettronica dei Sistemi Digitali Dispositivi logici programmabili Valentino Liberali Dipartimento di Tecnologie dell Informazione Università di Milano, 6013 Crema e-mail: liberali@dti.unimi.it http://www.dti.unimi.it/

Dettagli

Descrizioni VHDL Behavioral

Descrizioni VHDL Behavioral 1 Descrizioni VHDL Behavioral In questo capitolo vedremo come la struttura di un sistema digitale è descritto in VHDL utilizzando descrizioni di tipo comportamentale. Outline: process wait statements,

Dettagli

CORSO DI ELETTRONICA DEI SISTEMI DIGITALI

CORSO DI ELETTRONICA DEI SISTEMI DIGITALI CORSO DI ELETTRONICA DEI SISTEMI DIGITALI Capitolo 1 Porte logiche in tecnologia CMOS 1.0 Introduzione 1 1.1 Caratteristiche elettriche statiche di un transistore MOS 2 1.1.1 Simboli circuitali per un

Dettagli

Xilinx ISE Tutorial File -> New Project...

Xilinx ISE Tutorial File -> New Project... Xilinx ISE Tutorial L obiettivo di questo tutorial è il mappaggio di una semplice porta logica AND su una particolare FPGA, la Xilinx Spartan 3E, integrata nella board Digilent Nexys 2 500K, che utilizzeremo

Dettagli

Esercitazione sul programma XILINX ISE 4.2i.

Esercitazione sul programma XILINX ISE 4.2i. Esercitazione sul programma XILINX ISE 4.2i. Obbiettivo di questa esercitazione è fornire una panoramica del pacchetto di sviluppo ISE 4.2i della Xilinx. Nel prosieguo saranno descritti i passi base di

Dettagli

Università degli Studi del Sannio. Facoltà di Ingegneria

Università degli Studi del Sannio. Facoltà di Ingegneria - Impressionante crescita in complessità degli attuali IC digitali - Progesso tecnologico più veloce di capacità umana di progettazione - Necessità di strumenti CAD e di ben definite metodologie di progetto

Dettagli

FPGA: Introduzione. Dispositivi Programmabili. FPGA - Flessibilità e prestazioni. FPGA - Caratteristiche

FPGA: Introduzione. Dispositivi Programmabili. FPGA - Flessibilità e prestazioni. FPGA - Caratteristiche FPGA: Introduzione Dispositivi Programmabili FPGA (Field( Programmable Gate Arrays) Introduzione Famiglie di FPGA: architetture e tipi di blocchi I blocchi logici di base Flusso di progetto e technology

Dettagli

interfacciamento statico e dinamico analisi di interconnessioni, driver e receiver

interfacciamento statico e dinamico analisi di interconnessioni, driver e receiver Elettronica per telecomunicazioni 1 Contenuto dell unità D Interconnessioni interfacciamento statico e dinamico Integrità di segnale analisi di interconnessioni, driver e receiver Diafonia accoppiamenti

Dettagli

Progettazione di circuiti digitali e linguaggio VHDL

Progettazione di circuiti digitali e linguaggio VHDL Progettazione di circuiti digitali e linguaggio VHDL Sergio Ricciarini ~ IFAC (CNR), Firenze Corso di Elettronica Generale I Laurea Magistrale in Scienze Fisiche e Astrofisiche Università di Firenze 2014-11-04

Dettagli

Progettazione di circuiti digitali e linguaggio VHDL

Progettazione di circuiti digitali e linguaggio VHDL Progettazione di circuiti digitali e linguaggio VHDL Sergio Ricciarini ~ INFN Firenze Corso di Elettronica Generale I Laurea Specialistica in Scienze Fisiche e Astrofisiche Dip. di Fisica - Università

Dettagli

Reti Logiche A. Introduzione al VHDL

Reti Logiche A. Introduzione al VHDL Reti Logiche Introduzione al VHDL Gianluca Palermo Politecnico di Milano Dipartimento di Elettronica e Informazione e-mail: gpalermo@fusberta.elet.polimi.it 1 Sommario Introduzione Struttura di un modello

Dettagli

Calcolatori Elettronici M Modulo 2. 02 - Linguaggio VHDL Parte 1/2

Calcolatori Elettronici M Modulo 2. 02 - Linguaggio VHDL Parte 1/2 Calcolatori Elettronici M Modulo 2 02 - Linguaggio VHDL Parte 1/2 1 Caratteristiche dei linguaggi HDL Gli HDL, essendo linguaggio di programmazione finalizzati a modellare l HARDWARE, presentano delle

Dettagli

ISTITUTO ISTRUZIONE SUPERIORE "L. EINAUDI" ALBA ANNO SCOLASTICO 2015/2016

ISTITUTO ISTRUZIONE SUPERIORE L. EINAUDI ALBA ANNO SCOLASTICO 2015/2016 ISTITUTO ISTRUZIONE SUPERIORE "L. EINAUDI" ALBA ANNO SCOLASTICO 2015/2016 CLASSE 3 I Discip lina: Elettrotecnica ed Elettronica PROGETTAZIONE DIDATTICA ANNUALE Elaborata e sottoscritta dai docenti: cognome

Dettagli

Descrizione VHDL di componenti combinatori

Descrizione VHDL di componenti combinatori Descrizione VHDL di componenti combinatori 5 giugno 2003 1 Decoder Il decoder è un componente dotato di N ingressi e 2 N uscite. Le uscite sono poste tutte a 0 tranne quella corrispondente al numero binario

Dettagli

CAPITOLO 2. 2.1 Evoluzione nella progettazione dei circuiti integrati

CAPITOLO 2. 2.1 Evoluzione nella progettazione dei circuiti integrati CAPITOLO 2 Questo capitolo contiene una breve storia sull evoluzione nella progettazione dei circuiti integrati, seguita da una approfondita analisi dei mezzi che vengono usati attualmente a tale scopo,

Dettagli

Università degli Studi di Parma Facoltà di Ingegneria

Università degli Studi di Parma Facoltà di Ingegneria Università degli Studi di Parma Facoltà di Ingegneria Corso di Dispositivi Programmabili A - A.A. 2008_2009 Docente: Guido Matrella - guido.matrella@unipr.it Gruppo: Cozzani Federico - 185896 - fede.a.d.v.lerici@hotmail.it

Dettagli

METODOLOGIE PROGETTUALI CMOS

METODOLOGIE PROGETTUALI CMOS METODOLOGIE PROGETTUALI CMOS Un sistema elettronico/circuito integrato può essere descritto in tre diversi domini, comportamentale (behavior), strutturale e fisico. All interno di ciascun dominio la descrizione

Dettagli

Un linguaggio per la descrizione dello hardware: il VHDL

Un linguaggio per la descrizione dello hardware: il VHDL Un linguaggio per la descrizione dello hardware: il VHDL Gli Hardware Description Languages Gli HDL consentono lo sviluppo di un modello del comportamento dei sistema digitali. Gli HDL permettono l eseguibilità

Dettagli

Circuiti sequenziali e elementi di memoria

Circuiti sequenziali e elementi di memoria Il Livello Logicoigitale I circuiti sequenziali Corso ACSO prof. Cristina SILVANO Politecnico di Milano Sommario Circuiti sequenziali e elementi di memoria Bistabile SR asincrono Temporizzazione e clock

Dettagli

IL VHDL. Perché si usa un linguaggio di descrizione dell'hardware? Permette di formalizzare il progetto di sistemi digitali complessi

IL VHDL. Perché si usa un linguaggio di descrizione dell'hardware? Permette di formalizzare il progetto di sistemi digitali complessi IL VHDL Cosa è il VHDL? NON è un linguaggio di programmazione! E' uno standard IEEE per la descrizione dell'hardware VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuit

Dettagli

Misuratore di frequenza

Misuratore di frequenza UNIVERSITÀ DEGLI STUDI DI PADOVA Misuratore di frequenza Tesi di laurea triennale in ingegneria dell Informazione Antonio Rizzo Matricola: 610143 28/09/2012 Relatore: Daniele Vogrig Realizzazione di un

Dettagli

Report tecnico descrittivo delle metodologie individuate per lo sviluppo di IP (RT-MET)

Report tecnico descrittivo delle metodologie individuate per lo sviluppo di IP (RT-MET) PROGETTO DI RICERCA AMBIENTE DI SVILUPPO PER APPARATI DI PROCESSING PER IL BROADCASTING DIGITALE (ASAP) Report tecnico descrittivo delle metodologie individuate per lo sviluppo di IP (RT-MET) Partita IVA

Dettagli

FONDAMENTI di INFORMATICA L. Mezzalira

FONDAMENTI di INFORMATICA L. Mezzalira FONDAMENTI di INFORMATICA L. Mezzalira Possibili domande 1 --- Caratteristiche delle macchine tipiche dell informatica Componenti hardware del modello funzionale di sistema informatico Componenti software

Dettagli

Ciclo di Istruzione. Ciclo di Istruzione. Controllo. Ciclo di Istruzione (diagramma di flusso) Lezione 5 e 6

Ciclo di Istruzione. Ciclo di Istruzione. Controllo. Ciclo di Istruzione (diagramma di flusso) Lezione 5 e 6 Ciclo di Istruzione Può essere suddiviso in 4 tipi di sequenze di microoperazioni (cioè attività di calcolo aritmetico/logico, trasferimento e memorizzazione dei dati), non tutte necessariamente da realizzare

Dettagli

INFORMATICA 1 L. Mezzalira

INFORMATICA 1 L. Mezzalira INFORMATICA 1 L. Mezzalira Possibili domande 1 --- Caratteristiche delle macchine tipiche dell informatica Componenti hardware del modello funzionale di sistema informatico Componenti software del modello

Dettagli

Università degli Studi di Padova. Corso di Laurea in Ingegneria Elettronica

Università degli Studi di Padova. Corso di Laurea in Ingegneria Elettronica Università degli Studi di Padova Corso di Laurea in Ingegneria Elettronica Sviluppo di un sistema anti intrusione su scheda FPGA Laureando: Loris Pretto Relatore: Prof. Daniele Vogrig Sommario Scopo della

Dettagli

Laboratorio di Sistemi Digitali M A.A. 2010/11

Laboratorio di Sistemi Digitali M A.A. 2010/11 begin if (RESET_N = '0') then for col in 0 to BOARD_COLUMNS-1 loop for row in 0 to BOARD_ROWS-1 loop... elsif (rising_edge(clock)) then... Laboratorio di Sistemi Digitali M 2 Introduzione Altera Quartus

Dettagli

Laboratorio di Architettura degli Elaboratori - A.A. 2012/13

Laboratorio di Architettura degli Elaboratori - A.A. 2012/13 Università di Udine - Facoltà di Scienze Matematiche, Fisiche e Naturali Corso di Laurea in Informatica Laboratorio di Architettura degli Elaboratori - A.A. 2012/13 Circuiti logici, lezione 1 Sintetizzare

Dettagli

Dispensa di Fondamenti di Informatica. Architettura di un calcolatore

Dispensa di Fondamenti di Informatica. Architettura di un calcolatore Dispensa di Fondamenti di Informatica Architettura di un calcolatore Hardware e software La prima decomposizione di un calcolatore è relativa ai seguenti macro-componenti hardware la struttura fisica del

Dettagli

Hardware Open Source per sistemi embedded

Hardware Open Source per sistemi embedded Hardware Open Source per sistemi embedded Leandro Fiorin OSLab ALaRI, Facoltà di Informatica Università della Svizzera italiana fiorin@alari.ch Outline Introduzione Hardware open source Licenze per Hardware

Dettagli

UNIVERSITA DEGLI STUDI DI FIRENZE. Facoltà di Ingegneria Corso di Laurea in Ingegneria Informatica !" #$ & +

UNIVERSITA DEGLI STUDI DI FIRENZE. Facoltà di Ingegneria Corso di Laurea in Ingegneria Informatica ! #$ & + UNIVERSITA DEGLI STUDI DI FIRENZE Facoltà di Ingegneria Corso di Laurea in Ingegneria Informatica!" #$ %&&'()* & + + Sommario INTRODUZIONE... 2 1.1 UN ESEMPIO... 3 PRINCIPALI CARATTERISTICHE DEL LINGUAGGIO...

Dettagli

Esame di INFORMATICA

Esame di INFORMATICA Università di L Aquila Facoltà di Biotecnologie Esame di INFORMATICA Lezione 4 MACCHINA DI VON NEUMANN Anni 40 i dati e i programmi che descrivono come elaborare i dati possono essere codificati nello

Dettagli

Logic Lab. un progetto italiano. www.axelsw.it. soluzioni SOFTWARE PER L'AUTOMAZIONE INDUSTRIALE

Logic Lab. un progetto italiano. www.axelsw.it. soluzioni SOFTWARE PER L'AUTOMAZIONE INDUSTRIALE Logic Lab soluzioni SOFTWARE PER L'AUTOMAZIONE INDUSTRIALE un progetto italiano www.axelsw.it Logic Lab La garanzia e l economia degli standard più diffusi sul mercato LogicLab è un ambiente di sviluppo

Dettagli

Giovanni De Luca. Introduzione alle Logiche Programmabili CPLD e FPGA per la progettazione elettronica avanzata. Gli acronimi. www.altera.

Giovanni De Luca. Introduzione alle Logiche Programmabili CPLD e FPGA per la progettazione elettronica avanzata. Gli acronimi. www.altera. www.delucagiovanni.com Corsi, Forum, Docs robotics and programming Introduzione alle Logiche Programmabili CPLD e FPGA per la progettazione elettronica avanzata Istituto Nazionale di Fisica Nucleare -

Dettagli

Nonostante l avvento delle più moderne

Nonostante l avvento delle più moderne di terminati ad entrambe le estremità con un impedenza di questo valore. Come già detto se si vuole ottenere la massima luminosità di uno dei segnali di colore occorre fornire circa 0.7V. Per fare questo

Dettagli

Sistemi Embedded. Sommario

Sistemi Embedded. Sommario Sistemi Embedded Tecnologie hardware Ing. Luigi Pomante Università dell Aquila DEWS luigi.pomante@univaq.it Tecnologie hardware Tecnologie (AS)IC Full custom Standard cell Gate array Tecnologie programmabili

Dettagli

Microprocessori, Microcontrollori e DSP (Digital Signal Processors)

Microprocessori, Microcontrollori e DSP (Digital Signal Processors) Microprocessori, Microcontrollori e DSP (Digital Signal Processors) Il microprocessore è un dispositivo integrato digitale che può essere programmato con una serie di istruzioni per effettuare una specifica

Dettagli

Introduzione. 1.1 Evoluzione della progettazione dei sistemi digitali

Introduzione. 1.1 Evoluzione della progettazione dei sistemi digitali 1 Introduzione 1.1 Evoluzione della progettazione dei sistemi digitali I primi sistemi digitali intesi come sistemi di elaborazione basati su tecnologie elettriche o elettromeccaniche e operanti su informazione

Dettagli

TUTORIAL 1. Gestione di periferiche di I/O su scheda XSA50. A cura di De Pin Alessandro

TUTORIAL 1. Gestione di periferiche di I/O su scheda XSA50. A cura di De Pin Alessandro TUTORIAL 1 Gestione di periferiche di I/O su scheda XSA50 A cura di De Pin Alessandro 1 Introduzione L intento di questo tutorial è quello di illustrare un primo semplice esempio di creazione di un progetto

Dettagli

Versione A: caricamento ed esecuzione del codice

Versione A: caricamento ed esecuzione del codice Versione A: caricamento ed esecuzione del codice «Nella sua prima versione, la CPU si compone soltanto di registri utili ad accedere alla memoria per leggere il codice operativo da eseguire, come di vede

Dettagli

L organizzazione interna della memoria e del banco di registri prevedono generalmente che le uscite di 2 o più componenti

L organizzazione interna della memoria e del banco di registri prevedono generalmente che le uscite di 2 o più componenti Banco di registri e memoria Corso ACSO prof. Cristina SILVANO Politecnico di Milano Componenti di memoria e circuiti di pilotaggio L organizzazione interna della memoria e del banco di registri prevedono

Dettagli

Con il termine Sistema operativo si fa riferimento all insieme dei moduli software di un sistema di elaborazione dati dedicati alla sua gestione.

Con il termine Sistema operativo si fa riferimento all insieme dei moduli software di un sistema di elaborazione dati dedicati alla sua gestione. Con il termine Sistema operativo si fa riferimento all insieme dei moduli software di un sistema di elaborazione dati dedicati alla sua gestione. Compito fondamentale di un S.O. è infatti la gestione dell

Dettagli

Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic. Design Methodologies. December 10, 2002

Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic. Design Methodologies. December 10, 2002 Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic Design Methodologies December 10, 2002 Digital Circuit Implementation Approaches Custom Semicustom Cell-based Array-based Standard Cells Compiled Cells

Dettagli

Circuiti integrati. Circuiti integrati

Circuiti integrati. Circuiti integrati Circuiti integrati Circuiti integrati Le porte logiche non vengono prodotte isolatamente, ma sono realizzate su circuiti integrati Un circuito integrato è una piastrina di silicio (o chip), quadrata o

Dettagli

DEFINIZIONE 1/2 memoria ad accesso casuale RAM

DEFINIZIONE 1/2 memoria ad accesso casuale RAM CORSO BASE DI TECNICO RIPARATORE HARDWARE RAM Docente: Dott. Ing. Antonio Pagano DEFINIZIONE 1/2 In informatica la memoria ad accesso casuale, acronimo RAM (del corrispondente termine inglese Random-Access

Dettagli

LABORATORIO DI SISTEMI

LABORATORIO DI SISTEMI ALUNNO: Fratto Claudio CLASSE: IV B Informatico ESERCITAZIONE N : 1 LABORATORIO DI SISTEMI OGGETTO: Progettare e collaudare un circuito digitale capace di copiare le informazioni di una memoria PROM in

Dettagli

Capitolo 2 Tecnologie dei circuiti integrati 33

Capitolo 2 Tecnologie dei circuiti integrati 33 Indice Prefazione XIII Capitolo 1 Circuiti digitali 1 1.1 Introduzione 1 1.2 Discretizzazione dei segnali 4 1.3 L invertitore ideale 6 1.4 Porte logiche elementari 6 1.4.1 Porte elementari come combinazioni

Dettagli

Introduzione ai sistemi operativi

Introduzione ai sistemi operativi Introduzione ai sistemi operativi Che cos è un S.O.? Shell Utente Utente 1 2 Utente N Window Compilatori Assembler Editor.. DB SOFTWARE APPLICATIVO System calls SISTEMA OPERATIVO HARDWARE Funzioni di un

Dettagli

Un circuito integrato è una piastrina di silicio (o chip), quadrata o rettangolare, sulla cui superficie vengono realizzati e collegati

Un circuito integrato è una piastrina di silicio (o chip), quadrata o rettangolare, sulla cui superficie vengono realizzati e collegati Il Livello LogicoDigitale i Blocchi funzionali combinatori Circuiti integrati Un circuito integrato è una piastrina di silicio (o chip), quadrata o rettangolare, sulla cui superficie vengono realizzati

Dettagli

Laboratorio di Architettura degli Elaboratori A.A. 2015/16 Circuiti Logici

Laboratorio di Architettura degli Elaboratori A.A. 2015/16 Circuiti Logici Laboratorio di Architettura degli Elaboratori A.A. 2015/16 Circuiti Logici Per ogni lezione, sintetizzare i circuiti combinatori o sequenziali che soddisfino le specifiche date e quindi implementarli e

Dettagli

Richiami di informatica e programmazione

Richiami di informatica e programmazione Richiami di informatica e programmazione Il calcolatore E una macchina usata per Analizzare Elaborare Collezionare precisamente e velocemente una grande quantità di informazioni. Non è creativo Occorre

Dettagli

GLOSSARIO. ABEL Advanced Boolean Expression Language. Linguaggio di progettazione per logiche programmabili.

GLOSSARIO. ABEL Advanced Boolean Expression Language. Linguaggio di progettazione per logiche programmabili. GLOSSARIO A ABEL Advanced Boolean Expression Language. Linguaggio di progettazione per logiche programmabili. AHDL Altera Hardware Description Language. Linguaggio di descrizione dell hardware sviluppato

Dettagli

Calcolatori Elettronici B a.a. 2006/2007

Calcolatori Elettronici B a.a. 2006/2007 Calcolatori Elettronici B a.a. 2006/2007 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Due tipi di unità funzionali Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in ingresso

Dettagli

Reti sequenziali sincrone

Reti sequenziali sincrone Reti sequenziali sincrone Un approccio strutturato (7.1-7.3, 7.5-7.6) Modelli di reti sincrone Analisi di reti sincrone Descrizioni e sintesi di reti sequenziali sincrone Sintesi con flip-flop D, DE, T

Dettagli

Reti sequenziali. Esempio di rete sequenziale: distributore automatico.

Reti sequenziali. Esempio di rete sequenziale: distributore automatico. Reti sequenziali 1 Reti sequenziali Nelle RETI COMBINATORIE il valore logico delle variabili di uscita, in un dato istante, è funzione solo dei valori delle variabili di ingresso in quello stesso istante.

Dettagli

Riferimenti Bibliografici: Paolo Spirito Elettronica digitale, Mc Graw Hill Capitolo 1 Appunti e dispense del corso

Riferimenti Bibliografici: Paolo Spirito Elettronica digitale, Mc Graw Hill Capitolo 1 Appunti e dispense del corso I Circuiti digitali Riferimenti Bibliografici: Paolo Spirito Elettronica digitale, Mc Graw Hill Capitolo 1 Appunti e dispense del corso Caratteristiche dei circuiti digitali pagina 1 Elaborazione dei segnali

Dettagli

Metodologie di Progettazione Hardware-Software

Metodologie di Progettazione Hardware-Software Metodologie di Progettazione Hardware-Software Il Very High Speed Integrated Circuit Hardware Description Language ( VHDL ) Metodologie di Progettazione Hardware/Software LS Ing. Informatica 1 Gli Hardware

Dettagli

CAPITOLO 2: PLD 1. ANALISI DEI REQUISITI 2. ISP (IN SYSTEM PROGRAMMING)

CAPITOLO 2: PLD 1. ANALISI DEI REQUISITI 2. ISP (IN SYSTEM PROGRAMMING) CAPITOLO 2: PLD 1. ANALISI DEI REQUISITI Le PLD che si sono inserite nel mercato con la tecnologia OTP sono state, con il passare del tempo, soppiantate da quelle riprogrammabili, sia per la naturale evoluzione

Dettagli

Il processore. Il processore. Il processore. Il processore. Architettura dell elaboratore

Il processore. Il processore. Il processore. Il processore. Architettura dell elaboratore Il processore Architettura dell elaboratore Il processore La esegue istruzioni in linguaggio macchina In modo sequenziale e ciclico (ciclo macchina o ciclo ) Effettuando operazioni di lettura delle istruzioni

Dettagli

Il Sistema Operativo. C. Marrocco. Università degli Studi di Cassino

Il Sistema Operativo. C. Marrocco. Università degli Studi di Cassino Il Sistema Operativo Il Sistema Operativo è uno strato software che: opera direttamente sull hardware; isola dai dettagli dell architettura hardware; fornisce un insieme di funzionalità di alto livello.

Dettagli

Nascita di Java. Che cos e Java? Caratteristiche di Java. Java: linguaggio a oggetti

Nascita di Java. Che cos e Java? Caratteristiche di Java. Java: linguaggio a oggetti Nascita di Java L uscita di Java, verso la metà degli anni novanta, fu accolta con molto entusiasmo dalla comunità dei programmatori e dei provider di servizi internet perché permetteva agli utenti del

Dettagli

Visual Basic for Applications (VBA) Francesco Brun Fondamenti di Informatica a.a. 2014/2015

Visual Basic for Applications (VBA) Francesco Brun Fondamenti di Informatica a.a. 2014/2015 Francesco Brun Fondamenti di Informatica a.a. 2014/2015 Scopo di questo approfondimento Lo scopo di questo approfondimento è rispondere alla domanda: e se nella vita mi troverò a dover utilizzare un linguaggio

Dettagli

Obiettivi del corso: Fornire le nozioni di base sull architettura dei sistemi di calcolo Fornire i primi strumenti di descrizione e di analisi dei sistemi digitali Descrivere in modo verticale il funzionamento

Dettagli

INFORMATICA CORSO DI INFORMATICA DI BASE ANNO ACCADEMICO 2015/2016 DOCENTE: SARRANTONIO ARTURO

INFORMATICA CORSO DI INFORMATICA DI BASE ANNO ACCADEMICO 2015/2016 DOCENTE: SARRANTONIO ARTURO INFORMATICA CORSO DI INFORMATICA DI BASE ANNO ACCADEMICO 2015/2016 DOCENTE: SARRANTONIO ARTURO PROGRAMMA Descrizione funzionale di un calcolatore elementare, COS'E' UN ELETTRONICO HARDWARE SOFTWARE HARDWARE

Dettagli

Introduzione alle Logiche Programmabili

Introduzione alle Logiche Programmabili Catello Antonio De Rosa Introduzione alle Logiche Programmabili EDIZIONI DELL AMBROSINO 2003 Catello Antonio De Rosa 2 a Edizione - Settembre 2003 Introduzione alle Logiche Programmabili Tutti i diritti

Dettagli

Il Contesto. Riassunto

Il Contesto. Riassunto Temento Systems mostra come la tecnologia Jtag Boundary-Scan integrata in un sistema automatico di collaudo possa aumentare la copertura del test di schede complesse altrimenti non collaudabili. Il Contesto

Dettagli

Flip-flop Macchine sequenziali

Flip-flop Macchine sequenziali Flip-flop Macchine sequenziali Introduzione I circuiti digitali possono essere così classificati Circuiti combinatori Il valore delle uscite ad un determinato istante dipende unicamente dal valore degli

Dettagli

Insegnamenti di Sistemi Elettronici Dedicati 1 (Corso di Laurea in Ingegneria Elettronica)

Insegnamenti di Sistemi Elettronici Dedicati 1 (Corso di Laurea in Ingegneria Elettronica) Insegnamenti di Sistemi Elettronici Dedicati 1 (Corso di Laurea in Ingegneria Elettronica) Sistemi Elettronici Digitali1 (Corso di Laurea Specialistica in Ingegneria delle Telecomunicaizoni) Introduzione

Dettagli

ISTITUTO TECNICO ECONOMICO MOSSOTTI

ISTITUTO TECNICO ECONOMICO MOSSOTTI CLASSE III INDIRIZZO S.I.A. UdA n. 1 Titolo: conoscenze di base Conoscenza delle caratteristiche dell informatica e degli strumenti utilizzati Informatica e sistemi di elaborazione Conoscenza delle caratteristiche

Dettagli

ARCHITETTURE DI SISTEMI INTEGRATI PER APPLICAZIONI SPECIFICHE. Design Flow

ARCHITETTURE DI SISTEMI INTEGRATI PER APPLICAZIONI SPECIFICHE. Design Flow ARCHITETTURE DI SISTEMI INTEGRATI PER APPLICAZIONI SPECIFICHE Design Flow Prof. Luigi Raffo Dipartimento di ingegneria elettrica ed elettronica Università di Cagliari Flusso di progetto classico su silicio

Dettagli

CIRCUITI INTEGRATI DIGITALI

CIRCUITI INTEGRATI DIGITALI CIRCUITI INTEGRATI DIGITALI Gli elementi logici visti finora sono disponibili in circuiti integrati (IC). IC monolitici Circuito elettronico costruito interamente in un chip. Tutti i singoli componenti

Dettagli

MODELLO AD AMBIENTE GLOBALE

MODELLO AD AMBIENTE GLOBALE MODELLI DI INTERAZIONE TRA PROCESSI Modello ad ambiente globale ( global environment ) Modello a scambio di messaggi ( message passing ) MODELLO AD AMBIENTE GLOBALE Il sistema è visto come un insieme di

Dettagli

CPU. Maurizio Palesi

CPU. Maurizio Palesi CPU Central Processing Unit 1 Organizzazione Tipica CPU Dispositivi di I/O Unità di controllo Unità aritmetico logica (ALU) Terminale Stampante Registri CPU Memoria centrale Unità disco Bus 2 L'Esecutore

Dettagli

Ing. Paolo Domenici PREFAZIONE

Ing. Paolo Domenici PREFAZIONE Ing. Paolo Domenici SISTEMI A MICROPROCESSORE PREFAZIONE Il corso ha lo scopo di fornire i concetti fondamentali dei sistemi a microprocessore in modo semplice e interattivo. È costituito da una parte

Dettagli

1. Progettazione e realizzazione di ASIC.

1. Progettazione e realizzazione di ASIC. Marcello Salmeri - Progettazione Automatica di Circuiti e Sistemi Elettronici Capitolo 1-1 1. Progettazione e realizzazione di ASIC. Metodologie di approccio. I fattori che il progettista deve valutare,

Dettagli

Sistemi Operativi (modulo di Informatica II) Sottosistema di I/O

Sistemi Operativi (modulo di Informatica II) Sottosistema di I/O Sistemi Operativi (modulo di Informatica II) Sottosistema di I/O Patrizia Scandurra Università degli Studi di Bergamo a.a. 2009-10 Sommario L hardware di I/O Struttura Interazione tra computer e controllori

Dettagli

RELAZIONE DEL PROGETTO DI UN CONTATORE BINARIO UP/DOWN MODULO 4 PER IL CORSO DI APPARATI ELETTRONICI 1. INTRODUZIONE

RELAZIONE DEL PROGETTO DI UN CONTATORE BINARIO UP/DOWN MODULO 4 PER IL CORSO DI APPARATI ELETTRONICI 1. INTRODUZIONE RELAZIONE DEL PROGETTO DI UN CONTATORE BINARIO UP/DOWN MODULO 4 PER IL CORSO DI APPARATI ELETTRONICI 1. INTRODUZIONE In generale un contatore è un dispositivo che memorizza (e a volte visualizza) il numero

Dettagli

Le memorie. Introduzione

Le memorie. Introduzione Le memorie Introduzione Una memoria è un sistema elettronico in grado di immagazzinare dati in forma binaria, per poi renderli disponibili ad ogni richiesta. Tale sistema è costituito da un insieme di

Dettagli

Laboratorio di Sistemi per la Progettazione Automatica a.a. 2008/09

Laboratorio di Sistemi per la Progettazione Automatica a.a. 2008/09 Laboratorio di Sistemi per la Progettazione Automatica a.a. 2008/09 Giuseppe Di Guglielmo Università degli Studi Di Verona Dipartimento di Informatica Lezione 3: HDL Designer Revisione: mercoledì 18 marzo

Dettagli

library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio.

library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio. VHDL Linguaggio di descrizione dell'hardware VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits VHDL Processi Attivati da qualche segnale Assegnazioni concorrenti A

Dettagli

Sito personale e forum

Sito personale e forum www.delucagiovanni.com Corsi, Forum, Docs Robotics and A.I. Progetto di una CPU SAP1 Simple as Computer step-by by-step Giovanni De Luca Sito personale e forum .iniziamo con le installazioni Installazione

Dettagli

IL DSP - Digital Signal Processor

IL DSP - Digital Signal Processor IL DSP - Digital Signal Processor Processore dei segnali digitali 1. Generalità Il Digital Signal Processor (DSP, processore di segnali digitali) è un particolare tipo di microprocessore, ottimizzato per

Dettagli

Il DBMS Oracle. Express Edition. Donatella Gubiani e Angelo Montanari

Il DBMS Oracle. Express Edition. Donatella Gubiani e Angelo Montanari Gubiani & Montanari Il DBMS Oracle 1 Il DBMS Oracle Express Edition Donatella Gubiani e Angelo Montanari Il DBMS Oracle Il DBMS Oracle Oracle 10g Express Edition Il DBMS Oracle (nelle sue versioni più

Dettagli

CALCOLATORI ELETTRONICI A cura di Luca Orrù. Lezione n.7. Il moltiplicatore binario e il ciclo di base di una CPU

CALCOLATORI ELETTRONICI A cura di Luca Orrù. Lezione n.7. Il moltiplicatore binario e il ciclo di base di una CPU Lezione n.7 Il moltiplicatore binario e il ciclo di base di una CPU 1 SOMMARIO Architettura del moltiplicatore Architettura di base di una CPU Ciclo principale di base di una CPU Riprendiamo l analisi

Dettagli

I processi. Un processo è una attività, controllata da un programma, che si svolge su un processore.

I processi. Un processo è una attività, controllata da un programma, che si svolge su un processore. I processi Cos è un processo? Un processo è una attività, controllata da un programma, che si svolge su un processore. Il programma è una entità statica che descrive la sequenza di istruzioni che devono

Dettagli

Calcolatori Elettronici Parte IV: Logica Digitale e Memorie

Calcolatori Elettronici Parte IV: Logica Digitale e Memorie Anno Accademico 2013/2014 Calcolatori Elettronici Parte IV: Logica Digitale e Memorie Prof. Riccardo Torlone Università di Roma Tre Semplici elementi alla base di sistemi complessi Riccardo Torlone - Corso

Dettagli

Logica e codifica binaria dell informazione

Logica e codifica binaria dell informazione Politecnico di Milano Corsi di Laurea in Ingegneria Matematica e Ingegneria Fisica Dipartimento di Elettronica ed Informazione Logica e codifica binaria dell informazione Anno Accademico 2002 2003 L. Muttoni

Dettagli

MODELLO DLX IN UNISIM

MODELLO DLX IN UNISIM Architettura e descrizione del modello MODELLO DLX IN UNISIM RINGRAZIAMENTI : I materiali per questa presentazione sono tratti dal tutorial ufficiale di UNISIM - https://unisim.org/site/tutorials/start

Dettagli

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2015-16. Pietro Frasca.

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2015-16. Pietro Frasca. Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2015-16 Pietro Frasca Lezione 15 Martedì 24-11-2015 Struttura logica del sottosistema di I/O Processi

Dettagli

Realizzazione di un core grafico con un FPGA a basso costo

Realizzazione di un core grafico con un FPGA a basso costo Realizzazione di un core grafico con un FPGA a basso costo Un team di progettisti di Virtual Logic ha creato un engine di visualizzazione grafica basato su un FPGA sfruttando tecniche tipiche degli anni

Dettagli

VLSI Testing. Motivazioni

VLSI Testing. Motivazioni VLSI Testing Motivazioni Tipi di collaudo Specifiche e pianificazione Programmazione Analisi dei dati di collaudo Automatic Test Equipment Collaudo parametrico Sommario 1 Motivazioni Automatic Test Equipment

Dettagli

Progetto di una Slot Machine da sala scommesse implementata in VHDL e C# Andrea Manganaro Elio Romanelli

Progetto di una Slot Machine da sala scommesse implementata in VHDL e C# Andrea Manganaro Elio Romanelli Progetto di una Slot Machine da sala scommesse implementata in VHDL e C# Andrea Manganaro Elio Romanelli Regolamentazioni AAMS Descrizione del progetto GAMEGAME RANDOM RANDOM 1-2-31 GAME GAME 2 FINALFINAL

Dettagli

SISTEMI OPERATIVI DISTRIBUITI

SISTEMI OPERATIVI DISTRIBUITI SISTEMI OPERATIVI DISTRIBUITI E FILE SYSTEM DISTRIBUITI 12.1 Sistemi Distribuiti Sistemi operativi di rete Sistemi operativi distribuiti Robustezza File system distribuiti Naming e Trasparenza Caching

Dettagli

Flusso di Progetto Mixed Signal in ambiente CADENCE. Approccio Analog Centric. Corso di Progettazione Mixed Signal 19/12/2013 Prof.

Flusso di Progetto Mixed Signal in ambiente CADENCE. Approccio Analog Centric. Corso di Progettazione Mixed Signal 19/12/2013 Prof. Flusso di Progetto Mixed Signal in ambiente CADENCE Approccio Analog Centric Ambiente per Progetto Analogico Full-Custom Ambiente CAD: CADENCE Virtuoso Schematic Virtuoso Schematic Editor Simulation ADE:

Dettagli

What is LabVIEW???? Pietro Giannone. Dipartimento di Ingegneria Elettrica Elettronica e dei Sistemi. Università degli Studi di Catania

What is LabVIEW???? Pietro Giannone. Dipartimento di Ingegneria Elettrica Elettronica e dei Sistemi. Università degli Studi di Catania Università degli Studi di Catania Dipartimento di Ingegneria Elettrica Elettronica e dei Sistemi What is LabVIEW???? Pietro Giannone University of Catania Dipartimento di Ingegneria Elettrica Elettronica

Dettagli

Clocking. Architetture dei Calcolatori (Lettere. Elementi di Memoria. Periodo del Ciclo di Clock. scritti

Clocking. Architetture dei Calcolatori (Lettere. Elementi di Memoria. Periodo del Ciclo di Clock. scritti Clocking Architetture dei Calcolatori (Lettere A-I) Tecnologie per la Memoria e Gerarchie di Memoria Prof. Francesco Lo Presti Il segnale di Clock definisce quando i segnali possono essere letti e quando

Dettagli

CPU chips e bus. Didattica della strumentazione digitale e sistemi a microprocessore anno accademico 2006 2007 pagina 1

CPU chips e bus. Didattica della strumentazione digitale e sistemi a microprocessore anno accademico 2006 2007 pagina 1 CPU chips e bus anno accademico 2006 2007 pagina 1 Layout di una cpu anno accademico 2006 2007 pagina 2 I bus in un sistema a microprocessore anno accademico 2006 2007 pagina 3 Proprietà di un bus Bus

Dettagli

Le Memorie interne: RAM, ROM, cache. Appunti per la cl. IV sez. D a cura del prof. Ing. Mario Catalano

Le Memorie interne: RAM, ROM, cache. Appunti per la cl. IV sez. D a cura del prof. Ing. Mario Catalano Le Memorie interne: RAM, ROM, cache Appunti per la cl. IV sez. D a cura del prof. Ing. Mario Catalano 1 Le memorie Cosa vorremmo : una memoria veloce abbastanza grande da contenere tutti i dati e i programmi

Dettagli