Sintesi Logica dal livello RTL. FPGA Xilinx Virtex II

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Sintesi Logica dal livello RTL. FPGA Xilinx Virtex II"

Transcript

1 Sintesi Logica dal livello RTL FPGA Xilinx Virtex II 1

2 Sintesi Logica dal livello RTL La Sintesi Logica si occupa di trasformare la descrizione di un circuito a livello RTL (Register Transfer Level) in una rappresentazione di più basso livello del circuito (gate level) circuito a livello RTL viene descritto in termini di: segnali elementi di memoria (registri) operazioni logiche tra tali segnali può essere descritto in un linguaggio di descrizione dell'hardware (VHDL o Verilog) descrizione a livello gate: prevede l'utilizzo di porte logiche e registri (flip-flop o latch) viene usata dagli applicativi per i passi successivi dello sviluppo di un circuito: piazzamento e routing (place&route) creazione della disposizione fisica (layout) del circuito integrato 2

3 Sintesi Logica dal livello RTL tramite VHDL Il VHDL (VLSI Hardware Description Language) è un linguaggio completo (e complesso) nato originariamente per la descrizione di componenti hardware (e non di specifiche) e consente operazioni che non hanno un corrispettivo in hardware soltanto un sottoinsieme del VHDL è sintetizzabile è necessario conoscere quali costrutti sono sintetizzabili e con quali limitazioni Lo stile di descrizione ha in genere un grande impatto sull'hardware sintetizzato, molto più di un linguaggio di alto livello esiste uno standard IEEE , ma i meccanismi di sintesi sono solo in parte standardizzati diversi strumenti (software) di sintesi possono dare risultati anche molto diversi i risultati della sintesi dipendono anche dalla libreria di gate su cui viene eseguita 3

4 Sintesi Logica lo standard IEEE To develop a standard syntax and semantics for VHDL RTL synthesis. This standard shall define the subset of IEEE 1076 (VHDL) which is suitable for RTL synthesis and shall define the semantics of that subset for the synthesis domain. definito da VHDL SIWG (Synthesis Interoperability Working Group) lo standard IEEE specifica: lo stile di descrizione per la sintesi a cui i produttori di software per la sintesi devono adeguarsi lo stile di descrizione per la sintesi che i produttori di modelli/ip devono usare per la portabilità conformità dei tool di sintesi + conformità IP => Codice portabile = Nessun problema di sintesi è in fase di definizione lo standard IEEE X 4

5 VHDL sintetizzabile: costrutti supportati Accanto allo standard , ne esiste uno di fatto, un insieme minimo di costrutti supportati dalla maggior parte dei sofware di sintesi tali costrutti sono: entity, architecture e package function e procedure library IEEE Std_Logic_1164, Std_Logic_Unsigned, Std_Logic_Signed, Numeric_Std e Numeric_Bit porte di tipo in, out, inout e buffer signal, constant e variable (queste ultime soltanto in processi, procedure e funzioni) tipi composti array e record di tipo integer e subtype natural e positive (il tipo integer deve avere un vincolo sul range) tipi enumerativi definiti dall'utente (es.: type State is (s0, s1, s2, s3);) 5

6 VHDL sintetizzabile: costrutti supportati altri costrutti supportati: operatori quali +, -, *, /, **, mod, abs, not, =, /=, <, >, <=, >=, and, or, not, nand, nor, xor, xnor, sll, srl, sla, sra, rol, ror, & istruzioni sequenziali assegnamenti di segnali e variabili, wait, if, case, loop, for, while, return, null, chiamate a function e procedure è permessa solo un'istruzione di wait in un processo istruzioni concorrenti assegnamenti di segnali, process, block, istanze di componenti, generate generic nelle entità attributi predefiniti 'range, 'event,... (con qualche limitazione) 6

7 VHDL sintetizzabile: costrutti non supportati costrutti NON supportati dalla maggior parte dei software di sintesi: tipi access e file i primi sono simili ai puntatori C, i file non hanno corrispondenza diretta con l'hardware tipi di segnali register e bus usati di rado guarded block usati di rado istruzioni di controllo dei loop next ed exit un tool di sintesi crea la logica da un loop esplicitandolo in una serie di iterazioni oggetti di tipo real i numeri floating point non possono essere mappati in hardware funzioni di risoluzione definite dall'utente prima dello Standard IEEE 1164, i progettisti creavano la loro logica a più valori e le funzioni di risoluzione per supportare gli aspetti della simulazione legati alla tecnologia nessuna di queste soluzioni custom è standard e quindi non dovrebbe mai essere utilizzata per la sintesi 7

8 VHDL sintetizzabile: costrutti ignorati costrutti ignorati: istruzioni assert e report servono per mandare messaggi alla console, quindi non hanno a che fare con l'hardware wait for e after i tool di sintesi non hanno modo di creare uno specifico tempo di ritardo, tranne se non viene generato contando gli impulsi di clock transport e inertial non potendo generare dei ritardi generici, i tool di sintesi ignorano il tipo di ritardo indicato 8

9 Sintesi Logica: Flip-Flop e Latch Un problema tipico della sintesi dal livello RTL è il riconoscimento di flip-flop e latch da parte del sintetizzatore non esistono costrutti per: marcare della logica come sequenziale o combinatoria marcare dei segnali come clock (almeno in fase di sintesi) il sintetizzatore produrrà: dei flip-flop quando ci sono segnali che cambiano sui fronti di un segnale che identificherà di conseguenza come clock dei latch nei casi in cui un segnale rimane inalterato al variare degli altri segnali, all'interno di un blocco combinatorio 9

10 Sintesi Logica: Flip-Flop e Latch Se una struttura hardware non è un blocco sequenziale sensibile ai livelli (latch) o ai fronti (flip-flop) deve essere un blocco combinatorio: per garantire che il sintetizzatore non inserisca elementi di memoria, bisogna rispettare alcune regole: i segnali che vengono utilizzati nel blocco dovranno essere presenti nella sensitivity list del processo i segnali assegnati in un ramo di if o case, dovranno essere assegnati in ogni ramo oppure avere un valore di default (un'assegnazione prima del case o dell'if) un esempio tipico è il caso delle macchine a stati 10

11 Sintesi Logica: Macchine a Stati Finiti Nella realizzazione di una macchina astati bisogna prestare attenzione anche ad altre questioni: evitare di utilizzare blocchi di if innestati si ha la formazione di una struttura a priorità lunghe catene di porte con maggiore ritardo preferire l'utilizzo del costrutto case si ottiene una struttura simile a multiplexer parallela con ridotto ritardo verificare quale codifica per gli stati utilizza il sintetizzatore in genere si affidano ad una euristica per decidere se è preferibile una binaria o one-hot (non minima) 11

12 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin Out_0 <= "00"; Out_1 <= "00"; case STATE is when S0 => Out_0 <= In_A; STATE <= S1; when S1 => Out_1 <= In_A; STATE <= S0; end case; end process; 12

13 process(in_a) Sintesi Logica: Macchine a Stati Finiti begin case STATE is when S0 => Out_0 <= In_A; Out_1 <= "00"; STATE <= S1; When S1 => Out_1 <= In_A; Out_0 <= "00"; STATE <= S0; end case; end process; 13

14 Sintesi Logica: Macchine a Stati Finiti process(in_a) begin case STATE is end case; when S0 => Out_0 <= In_A; STATE <= S1; When S1 => Out_1 <= In_A; STATE <= S0; end process; 14

15 VHDL sintetizzabile: inferenza di un latch architecture behav_latch of inference_latch is begin Y <= D when E = '1' else Y; O <= Y; end architecture; 15

16 VHDL sintetizzabile: processi combinatori I processi combinatori devono avere nella sensitivity list tutti i segnali di ingresso: comb_process: process(a,b) begin C <= not(a and B) after 20 ns; D <= not B after 20 ns; end process comb_process; situazione da evitare, il comportamento del tool di sintesi potrebbe essere diverso da quello atteso comb_process: process(a) begin C <= not (A and B) after 20 ns; D <= not B after 20 ns; end process comb_process; 16

17 VHDL sintetizzabile: processi combinatori Nei processi combinatori tutti i segnali devono essere asssegnati in tutte le ramificazioni di case e if i costrutti case e if devono coprire tutte le condizioni: if_process: process(sel, in_a, in_b) begin if sel = "00" then out_0 <= in_a; elsif sel = "01" then out_0 <= in_b; end if; end process; 17

18 VHDL sintetizzabile: processi sequenziali I processi sequenziali portano in un flip-flop tutti i segnali assegnati all'interno del processo i due processi che seguono vengono sintetizzati allo stesso modo: seq_process_a: process seq_process_b: process(clk) begin wait until clk = '0'; C <= not(a and B); D <= not B after 10 ns; end process seq_process_a; begin if clk'event and clk = '1' then C <= not(a and B); D <= not B; end if; end process seq_process_b; 18

19 VHDL sintetizzabile: processi sequenziali 19

20 architecture sig_internal of sig_internal is signal e : std_logic; begin process(clock) begin if clock'event and clock = '1' then e <= a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di segnali interni 20

21 architecture var_internal of var_internal is begin process(clock) variable e : std_logic; begin if clock'event and clock = '1' then e := a and b; d <= e and c; end if; end process; end architecture; VHDL sintetizzabile: utilizzo di variabili 21

22 VHDL sintetizzabile: vincoli per il sintetizzatore È possibile fornire al sintetizzatore dei vincoli; possono essere : di diverso tipo: di area sulla struttura sulle risorse temporali... forniti in diverso modo come attributo, nel codice VHDL come opzioni del sintetizzatore tramite file aggiuntivi specifici 22

23 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulle risorse fornito come attributo all'interno del codice VHDL: attribute black_box : BOOEAN; attribute black_box of my_comp : component is TRUE; Vincolo di timing fornito in un file UCF (User Constraint File) NET "System_Clock" TNM_NET = "System_Clock_i"; TIMEGRP "System_Clock" = "System_Clock_i"; TIMESPEC "TS_System_Clock" = PERIOD "System_Clock" 8000 ps HIGH 50 %; 23

24 VHDL sintetizzabile: vincoli per il sintetizzatore Vincolo sulla codifica delle macchine a stati fornito come opzione del sintetizzatore: 24

25 Dispositivi FPGA Field Programmable Gate Array (FPGA) array bidimensionali di blocchi logici e flip-flop con interconnessioni programmabili elettricamente poste tra di essi le interconnessioni sono come degli interruttori programmabili elettricamente i blocchi di logica vengono implementati tramite funzioni logiche a basso fanin è possibile configurare l'intersezione tra i blocchi di logica la funzione di ogni blocco di logica 25

26 FPGA Xilinx Virtex II I dispositivi Virtex II sono FPGA SRAM-based caratterizzati dai seguenti elementi configurabili: blocchi di input/output (IOB) blocchi logici configurabili (CLB) risorse di routing 26

27 FPGA Xilinx Virtex II Gli elementi programmabili sono controllati da valori memorizzati in celle di memoria statica, la memoria di configurazione è una SDRAM, quindi volatile e deve essere configurata dopo l'accensione i valori di programmazione vengono caricati nelle celle di memoria durante la configurazione possono essere ricaricati per cambiare le funzioni degli elementi programmabili sono forniti sotto forma di bitstream, che contiene: le istruzioni per la logica di controllo della configurazione i dati per la memoria di configurazione 27

28 FPGA Xilinx Virtex II: Architettura La logica configurabile interna comprende quattro categorie di elementi, organizzati in un array regolare: CLB (Configurabile Logic Block), elementi funzionali per la logica combinatoria e sincrona comprendono elementi di memorizzazione di base moduli di memoria Block SelectRAM, elementi di RAM dual-port da 18 Kbit blocchi Multiplier, moltiplicatori dedicati 18-bit x 18-bit gestori dei clock, blocchi DCM (Digital Clock Manager) offrono soluzioni per la compensazione del ritardo nella distribuzione del clock permettono moltiplicazione e divisione della frequenza di clock permettono variazione della fase con sensibilità grossolana o fine 28

29 FPGA Xilinx Virtex II: Interconnessioni Tutti gli elementi della logica configurabile sono interconnessi mediante risorse di routing programmabili (Active Interconnect Technology) la matrice di routing generale (General Routing Matrix, GRM) è un array di interruttori di routing l'interconnessione programmabile generale è gerarchica ogni elemento programmabile è collegato ad una matrice di switch, permettendo connessioni multiple alla matrice di routing generale tutti gli elementi programmabili, comprese le risorse di routing, sono controllate dai valori memorizzati nelle celle di memoria statica questi valori sono caricati nelle celle di memoria durante la configurazione e possono essere ricaricati per cambiare le funzioni degli elementi programmabili 29

30 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione La memoria di configurazione delle Virtex II è ordinata in frame verticali (colonne), con un ampiezza pari a un bit ed estesi dal limite superiore a quello inferiore del dispositivo ogni operzione di scrittura o lettura sulla memoria di configurazione deve essere effettuata su uno o più frame completi non è possibile indirizzare porzioni di frame i frame della memoria di configurazione non mappano direttamente una determinata parte di hardware, ma configurano una sottile fetta (slice) di molte risorse fisiche La logica di configurazione delle Virtex II consiste in: un processore di pacchetto controlla il flusso dei dati dall'interfaccia di configurazione (SelectMAP, JTAG o Seriale) ai registri appropriati un insieme di registri e segnali globali, controllati dai registri di configurazione controllano tutti gli aspetti della configurazione 30

31 FPGA Xilinx Virtex II: Memoria e Logica di Configurazione 31

32 FPGA Xilinx Virtex II: Configurazione Le caratteristiche programmabili in un dispositivo Virtex II sono controllate da celle di memoria volatili, la memoria di configurazione, che definisce: le equazioni delle LUT il routing dei segnali gli standard di tensione degli IOB tutti gli altri aspetti del design utente per programmare la memoria di configurazione, vengono forniti in forma di bitstream i dati per la memoria di configurazione le istruzioni per la logica di controllo della configurazione 32

33 FPGA Xilinx Virtex II: Modalità di Configurazione Il bitstream viene distribuito al dispositivo attraverso una delle interfacce di configurazione, JTAG, SelectMAP o Serial, utilizzando una delle cinque modalità seguenti: Master Serial l'fpga viene configurato caricando un bit per ogni ciclo del clock di configurazione (CCLK) in questa modalità l'fpga controlla il pin del CCLK Slave Serial (default) l'fpga viene configurato caricando un bit per ogni ciclo del CCLK in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Master SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità l'fpga controlla il pin del CCLK Slave SelectMAP fornisce un'interfaccia del bus dati ad 8 bit bidirezionale per la logica di configurazione in questa modalità il pin del CCLK dell'fpga è controllato da una sorgente esterna Boundary Scan (IEEE 1532 e IEEE 1149) - in questa modalità, la configurazione viene interamente effettuata attraverso la Test Access Port (TAP) 33

34 FPGA Xilinx Virtex II: Processo di configurazione Il processo di configurazione prevede il caricamento del bitstream di configurazione nell'fpga utilizzando la modalità selezionata ci sono quattro fasi principali nel processo di configurazione: clear della memoria eliminazione di qualsiasi dato dalla memoria di configurazione inizializzazione vengono campionati i pin di mode (selezionano la modalità di configurazione) e il dispositivo viene posto in attesa del bitstream caricamento dei dati di configurazione sotto forma di bitstream avvio del dispositivo il dispositivo viene portato fuori dal processo di configurazione e viene reso operativo 34

35 FPGA Xilinx Virtex II: Riconfigurazione Il termine riconfigurazione in questo contesto descrive il processo di riprogrammazione di un dispositivo senza effettuare la fase di clear della memoria la riconfigurazione può coinvolgere: l'intero dispositivo (riconfigurazione totale) una parte del dispositivo (riconfigurazione parziale) la riconfigurazione può avvenire: mentre il dispositivo è nello stato di shutdown (riconfigurazione shutdown) mentre il dispositivo continua ad operare (riconfigurazione attiva) ci sono due ragioni per effettuare la riconfigurazione parziale: per cambiare il comportamento del design senza riconfigurare totalmente il dispositivo per correggere i bit upset nella memoria di configurazione, in ambienti caratterizzati da forti radiazioni 35

36 FPGA Xilinx Virtex II: Flusso di sviluppo Il flusso di progetto per le Virtex II procede come di seguito: Design Entry Sintesi Implementazione l'implementazione di design su Virtex II è facilitata dal tool Xilinx Integrated Software Environment (ISE) il processo di implementazione delle Virtex II è costituito da: translation (NGDBuild) mapping (MAP) place and route (PAR) generazione del file di configurazione (BitGen) 36

37 FPGA Xilinx Virtex II: Design & Sintesi Design Entry Sintesi vengono utilizzati dei tool software detti EDA (Electronic Design Automation) funzionalità di design entry dal design schematico a metodologie di design avanzate HDL editor HDL funzionalità di supporto per l'utente (highlight del codice, template del linguaggio...) funzionalità di generazione di macchine a stati e di IP (Intellectual Property) Core compilazione del codice VHDL analisi e ottimizzazione del codice VHDL controllo della sintetizzabilità del codice VHDL generazione di una rete di porte logiche (netlist) prima stima di occupazione di area e timing delle net, in relazione al dispositivo scelto 37

38 NGDBuild MAP effettua l'operazione di translation di una netlist genera un file NGD (Native Generic Data), che descrive il design in termini di elementi logici, come gate AND, OR, decoder, flip-flop e RAM il file NGD può essere già mappato sulla famiglia di dispositivi desiderata effettua il mapping di un design logico su un FPGA Xilinx stabilisce la corrispondenza tra la logica ed i componenti dell'fpga target celle di logica celle di I/O macro fisiche... FPGA Xilinx Virtex II: Implementazione produce un file NCD (Native Circuit Description), una rappresentazione fisica del design mappato sui componenti dell'fpga 38

39 PAR effettua il place and route decide il piazzamento dei componenti e le connessioni degli elementi è possibile usare il file NCD di uscita come guida per dei run supplementari del PAR il programma segue due possibili direttrici: BitGen Cost-Based considera vincoli come la lunghezza delle connesioni e le risorse di routing disponi Timing-Driven per incontrare i vincoli di timing richiesti dal design produce il bitstream per la configurazione del dispositivo, a partire da un file NCD in cui il routing è completo il file binario generato contiene le informazioni di configurazione del file NCD, che definiscono la logica interna e le interconnessioni le informazioni relative al dispositivo FPGA Xilinx Virtex II: Implementazione i dati binari del file di configurazione possono essere trasferiti nelle celle di memoria dell'fpga 39

Descrizioni VHDL Behavioral

Descrizioni VHDL Behavioral 1 Descrizioni VHDL Behavioral In questo capitolo vedremo come la struttura di un sistema digitale è descritto in VHDL utilizzando descrizioni di tipo comportamentale. Outline: process wait statements,

Dettagli

Introduzione al VHDL. Alcuni concetti introduttivi

Introduzione al VHDL. Alcuni concetti introduttivi Introduzione al VHDL Alcuni concetti introduttivi Riferimenti The VHDL Cookbook, Peter J. Ashenden, Reperibile nel sito: http://vlsilab.polito.it/documents.html The VHDL Made Easy, David Pellerin, Douglas

Dettagli

Esercizio di Sincronizzazione tra Processi: Ponte a Senso Unico Alternato con Capacità Limitata

Esercizio di Sincronizzazione tra Processi: Ponte a Senso Unico Alternato con Capacità Limitata Esercizio di Sincronizzazione tra Processi: Ponte a Senso Unico Alternato con Capacità Limitata Supponiamo sempre di avere un ponte stretto che permette il passaggio delle auto solo in un verso per volta,

Dettagli

Architettura dei Calcolatori

Architettura dei Calcolatori Architettura dei Calcolatori Sistema di memoria parte prima Ing. dell Automazione A.A. 2011/12 Gabriele Cecchetti Sistema di memoria parte prima Sommario: Banco di registri Generalità sulla memoria Tecnologie

Dettagli

Architetture CISC e RISC

Architetture CISC e RISC FONDAMENTI DI INFORMATICA Prof. PIER LUCA MONTESSORO Facoltà di Ingegneria Università degli Studi di Udine Architetture CISC e RISC 2000 Pier Luca Montessoro (si veda la nota di copyright alla slide n.

Dettagli

Realizzazione di Politiche di Gestione delle Risorse: i Semafori Privati

Realizzazione di Politiche di Gestione delle Risorse: i Semafori Privati Realizzazione di Politiche di Gestione delle Risorse: i Semafori Privati Condizione di sincronizzazione Qualora si voglia realizzare una determinata politica di gestione delle risorse,la decisione se ad

Dettagli

Arduino: Programmazione

Arduino: Programmazione Programmazione formalmente ispirata al linguaggio C da cui deriva. I programmi in ARDUINO sono chiamati Sketch. Un programma è una serie di istruzioni che vengono lette dall alto verso il basso e convertite

Dettagli

Middleware Laboratory. Dai sistemi concorrenti ai sistemi distribuiti

Middleware Laboratory. Dai sistemi concorrenti ai sistemi distribuiti Dai sistemi concorrenti ai sistemi distribuiti Problemi nei sistemi concorrenti e distribuiti I sistemi concorrenti e distribuiti hanno in comune l ovvio problema di coordinare le varie attività dei differenti

Dettagli

Trasmissione Seriale e Parallela. Interfacce di Comunicazione. Esempio di Decodifica del Segnale. Ricezione e Decodifica. Prof.

Trasmissione Seriale e Parallela. Interfacce di Comunicazione. Esempio di Decodifica del Segnale. Ricezione e Decodifica. Prof. Interfacce di Comunicazione Università degli studi di Salerno Laurea in Informatica I semestre 03/04 Prof. Vincenzo Auletta auletta@dia.unisa.it http://www.dia.unisa.it/professori/auletta/ 2 Trasmissione

Dettagli

Introduzione alla Programmazione ad Oggetti in C++

Introduzione alla Programmazione ad Oggetti in C++ Introduzione alla Programmazione ad Oggetti in C++ Lezione 1 Cosa è la Programmazione Orientata agli Oggetti Metodologia per costruire prodotti software di grosse dimensioni che siano affidabili e facilmente

Dettagli

LATCH E FLIP-FLOP. Fig. 1 D-latch trasparente per ck=1

LATCH E FLIP-FLOP. Fig. 1 D-latch trasparente per ck=1 LATCH E FLIPFLOP. I latch ed i flipflop sono gli elementi fondamentali per la realizzazione di sistemi sequenziali. In entrambi i circuiti la temporizzazione è affidata ad un opportuno segnale di cadenza

Dettagli

Sistemi di supporto alle decisioni Ing. Valerio Lacagnina

Sistemi di supporto alle decisioni Ing. Valerio Lacagnina Cosa è il DSS L elevato sviluppo dei personal computer, delle reti di calcolatori, dei sistemi database di grandi dimensioni, e la forte espansione di modelli basati sui calcolatori rappresentano gli sviluppi

Dettagli

WAN 80.80.80.80 / 24. L obiettivo è quello di mappare due server web interni (porta 80) associandoli agli indirizzi IP Pubblici forniti dall ISP.

WAN 80.80.80.80 / 24. L obiettivo è quello di mappare due server web interni (porta 80) associandoli agli indirizzi IP Pubblici forniti dall ISP. Configurazione di indirizzi IP statici multipli Per mappare gli indirizzi IP pubblici, associandoli a Server interni, è possibile sfruttare due differenti metodi: 1. uso della funzione di Address Translation

Dettagli

Lezione n.19 Processori RISC e CISC

Lezione n.19 Processori RISC e CISC Lezione n.19 Processori RISC e CISC 1 Processori RISC e Superscalari Motivazioni che hanno portato alla realizzazione di queste architetture Sommario: Confronto tra le architetture CISC e RISC Prestazioni

Dettagli

CIRCUITI INTEGRATI ESEMPI: INTEL

CIRCUITI INTEGRATI ESEMPI: INTEL CIRCUITI INTEGRATI Costruzione di circuiti (logici e non) su un substrato di silicio. Non solo la parte attiva, ma anche le connessioni tra le porte. Incredibile miglioramento nelle prestazioni, nell affidabilità

Dettagli

Oggetti Lezione 3. aspetti generali e definizione di classi I

Oggetti Lezione 3. aspetti generali e definizione di classi I Programmazione a Oggetti Lezione 3 Il linguaggio Java: aspetti generali e definizione di classi I Sommario Storia e Motivazioni Definizione di Classi Campi e Metodi Istanziazione di oggetti Introduzione

Dettagli

MANUALE TECNICO 080406 E SMS

MANUALE TECNICO 080406 E SMS IT MANUALE TECNICO 080406 E SMS MANUALE DI INSTALLAZIONE ED USO INTRODUZIONE. Il combinatore E-SMS offre la possibilità di inviare sms programmabili a numeri telefonici preimpostati e di attivare uscite

Dettagli

Guida rapida all uso di ECM Titanium

Guida rapida all uso di ECM Titanium Guida rapida all uso di ECM Titanium Introduzione Questa guida contiene una spiegazione semplificata del funzionamento del software per Chiputilizzare al meglio il Tuning ECM Titanium ed include tutte

Dettagli

PD32. Esercitazione sull interfacciamento con un dispositivo di IO

PD32. Esercitazione sull interfacciamento con un dispositivo di IO PD32 Esercitazione sull interfacciamento con un dispositivo di IO Domanda #5 14/09/2000 Si dispone di un PD32 per effettuare il collaudo di un circuito integrato combinatorio con 5 ingressi e una uscita,

Dettagli

Sistemi Operativi. Interfaccia del File System FILE SYSTEM : INTERFACCIA. Concetto di File. Metodi di Accesso. Struttura delle Directory

Sistemi Operativi. Interfaccia del File System FILE SYSTEM : INTERFACCIA. Concetto di File. Metodi di Accesso. Struttura delle Directory FILE SYSTEM : INTERFACCIA 8.1 Interfaccia del File System Concetto di File Metodi di Accesso Struttura delle Directory Montaggio del File System Condivisione di File Protezione 8.2 Concetto di File File

Dettagli

Modello OSI e architettura TCP/IP

Modello OSI e architettura TCP/IP Modello OSI e architettura TCP/IP Differenza tra modello e architettura - Modello: è puramente teorico, definisce relazioni e caratteristiche dei livelli ma non i protocolli effettivi - Architettura: è

Dettagli

SIMATIC. SCL per S7-300/400 Programmazione di blocchi. Prefazione, Contenuto. Parte 1: Sviluppo di programmi. Parte 2: Uso e test

SIMATIC. SCL per S7-300/400 Programmazione di blocchi. Prefazione, Contenuto. Parte 1: Sviluppo di programmi. Parte 2: Uso e test Prefazione, Contenuto Parte 1: Sviluppo di programmi Parte 2: Uso e test SIMATIC Parte 3: Descrizione del linguaggio Programmazione di blocchi Appendici Glossario, Indice analitico Manuale Numero di ordinazione

Dettagli

Flops. Ad esempio nel caso del prodotto classico tra matrici, vengono eseguite 2*N 3 operazioni, quindi ad esempio:

Flops. Ad esempio nel caso del prodotto classico tra matrici, vengono eseguite 2*N 3 operazioni, quindi ad esempio: Flops FLOPS e' un'abbreviazione di Floating Point Operations Per Second e indica il numero di operazioni in virgola mobile eseguite in un secondo dalla CPU. (Top500 e il BlueGene) Ad esempio nel caso del

Dettagli

Elementi di Informatica e Programmazione

Elementi di Informatica e Programmazione Elementi di Informatica e Programmazione Le Reti di Calcolatori (parte 2) Corsi di Laurea in: Ingegneria Civile Ingegneria per l Ambiente e il Territorio Università degli Studi di Brescia Docente: Daniela

Dettagli

INTRODUZIONE, LINGUAGGIO, HANDS ON. Giuseppe Cirillo g.cirillo@unina.it

INTRODUZIONE, LINGUAGGIO, HANDS ON. Giuseppe Cirillo g.cirillo@unina.it INTRODUZIONE, LINGUAGGIO, HANDS ON Giuseppe Cirillo g.cirillo@unina.it Il linguaggio C 1972-Dennis Ritchie 1978-Definizione 1990-ANSI C 1966 Martin Richars (MIT) Semplificando CPL usato per sviluppare

Dettagli

ARP (Address Resolution Protocol)

ARP (Address Resolution Protocol) ARP (Address Resolution Protocol) Il routing Indirizzo IP della stazione mittente conosce: - il proprio indirizzo (IP e MAC) - la netmask (cioè la subnet) - l indirizzo IP del default gateway, il router

Dettagli

TB-SMS. Combinatore telefonico GSM-SMS Manuale di installazione ed uso. Ver. 1.6.10 31/07/07

TB-SMS. Combinatore telefonico GSM-SMS Manuale di installazione ed uso. Ver. 1.6.10 31/07/07 TB-SMS Combinatore telefonico GSM-SMS Manuale di installazione ed uso Ver. 1.6.10 31/07/07 MANUALE DI INSTALLAZIONE ED USO INTRODUZIONE. Il combinatore TB-SMS offre la possibilità di inviare sms programmabili

Dettagli

Gli algoritmi. Gli algoritmi. Analisi e programmazione

Gli algoritmi. Gli algoritmi. Analisi e programmazione Gli algoritmi Analisi e programmazione Gli algoritmi Proprietà ed esempi Costanti e variabili, assegnazione, istruzioni, proposizioni e predicati Vettori e matrici I diagrammi a blocchi Analisi strutturata

Dettagli

Integrazione. Ecad. Mcad. Ecad - MENTOR GRAPHICS

Integrazione. Ecad. Mcad. Ecad - MENTOR GRAPHICS Integrazione Ecad Mcad Ecad - MENTOR GRAPHICS MENTOR GRAPHICS - PADS La crescente complessità del mercato della progettazione elettronica impone l esigenza di realizzare prodotti di dimensioni sempre più

Dettagli

Ambienti di sviluppo integrato

Ambienti di sviluppo integrato Ambienti di sviluppo integrato Un ambiente di sviluppo integrato (IDE - Integrated Development Environment) è un ambiente software che assiste i programmatori nello sviluppo di programmi Esso è normalmente

Dettagli

Introduzione alle VLAN Autore: Roberto Bandiera 21 gennaio 2015

Introduzione alle VLAN Autore: Roberto Bandiera 21 gennaio 2015 Introduzione alle VLAN Autore: Roberto Bandiera 21 gennaio 2015 Definizione Mentre una LAN è una rete locale costituita da un certo numero di pc connessi ad uno switch, una VLAN è una LAN VIRTUALE (Virtual

Dettagli

Windows Compatibilità

Windows Compatibilità Che novità? Windows Compatibilità CODESOFT 2014 é compatibile con Windows 8.1 e Windows Server 2012 R2 CODESOFT 2014 Compatibilità sistemi operativi: Windows 8 / Windows 8.1 Windows Server 2012 / Windows

Dettagli

Linguaggio del calcolatore. Algebra di Boole AND, OR, NOT. Notazione. And e or. Circuiti e reti combinatorie. Appendice A + dispense

Linguaggio del calcolatore. Algebra di Boole AND, OR, NOT. Notazione. And e or. Circuiti e reti combinatorie. Appendice A + dispense Linguaggio del calcolatore Circuiti e reti combinatorie ppendice + dispense Solo assenza o presenza di tensione: o Tante componenti interconnesse che si basano su e nche per esprimere concetti complessi

Dettagli

Il ciclo di vita del software

Il ciclo di vita del software Il ciclo di vita del software Il ciclo di vita del software Definisce un modello per il software, dalla sua concezione iniziale fino al suo sviluppo completo, al suo rilascio, alla sua successiva evoluzione,

Dettagli

Il Concetto di Processo

Il Concetto di Processo Processi e Thread Il Concetto di Processo Il processo è un programma in esecuzione. È l unità di esecuzione all interno del S.O. Solitamente, l esecuzione di un processo è sequenziale (le istruzioni vengono

Dettagli

Così come le macchine meccaniche trasformano

Così come le macchine meccaniche trasformano DENTRO LA SCATOLA Rubrica a cura di Fabio A. Schreiber Il Consiglio Scientifico della rivista ha pensato di attuare un iniziativa culturalmente utile presentando in ogni numero di Mondo Digitale un argomento

Dettagli

Rapida Introduzione all uso del Matlab Ottobre 2002

Rapida Introduzione all uso del Matlab Ottobre 2002 Rapida Introduzione all uso del Matlab Ottobre 2002 Tutti i tipi di dato utilizzati dal Matlab sono in forma di array. I vettori sono array monodimensionali, e così possono essere viste le serie temporali,

Dettagli

Quando A e B coincidono una coppia ordinata é determinata anche dalla loro posizione.

Quando A e B coincidono una coppia ordinata é determinata anche dalla loro posizione. Grafi ed Alberi Pag. /26 Grafi ed Alberi In questo capitolo richiameremo i principali concetti di due ADT che ricorreranno puntualmente nel corso della nostra trattazione: i grafi e gli alberi. Naturale

Dettagli

Trattamento aria Regolatore di pressione proporzionale. Serie 1700

Trattamento aria Regolatore di pressione proporzionale. Serie 1700 Trattamento aria Serie 7 Serie 7 Trattamento aria Trattamento aria Serie 7 Serie 7 Trattamento aria +24VDC VDC OUTPUT MICROPROCESS. E P IN EXH OUT Trattamento aria Serie 7 Serie 7 Trattamento aria 7 Trattamento

Dettagli

Sistemi Operativi Sincronizzazione tra Processi

Sistemi Operativi Sincronizzazione tra Processi Sistemi Operativi Processi Docente: Claudio E. Palazzi cpalazzi@math.unipd.it Crediti per queste slides al Prof. Tullio Vardanega 1 Processi indipendenti possono avanzare concorrentemente senza alcun vincolo

Dettagli

Applicazione: DoQui/Index - Motore di gestione dei contenuti digitali

Applicazione: DoQui/Index - Motore di gestione dei contenuti digitali Riusabilità del software - Catalogo delle applicazioni: Applicativo verticale Applicazione: DoQui/Index - Motore di gestione dei contenuti digitali Amministrazione: Regione Piemonte - Direzione Innovazione,

Dettagli

Energy Studio Manager Manuale Utente USO DEL SOFTWARE

Energy Studio Manager Manuale Utente USO DEL SOFTWARE Energy Studio Manager Manuale Utente USO DEL SOFTWARE 1 ANALYSIS.EXE IL PROGRAMMA: Una volta aperto il programma e visualizzato uno strumento il programma apparirà come nell esempio seguente: Il programma

Dettagli

Minimizzazione di Reti Logiche Combinatorie Multi-livello

Minimizzazione di Reti Logiche Combinatorie Multi-livello Minimizzazione di Reti Logiche Combinatorie Multi-livello Maurizio Palesi Maurizio Palesi 1 Introduzione Obiettivo della sintesi logica: ottimizzazione delle cifre di merito area e prestazioni Prestazioni:

Dettagli

Business Process Modeling and Notation e WebML

Business Process Modeling and Notation e WebML Business Process Modeling and Notation e WebML 24 Introduzione I Web Service e BPMN sono standard de facto per l interoperabilità in rete a servizio delle imprese moderne I Web Service sono utilizzati

Dettagli

UBUNTU SERVER. Installazione e configurazione di Ubuntu Server. M. Cesa 1

UBUNTU SERVER. Installazione e configurazione di Ubuntu Server. M. Cesa 1 UBUNTU SERVER Installazione e configurazione di Ubuntu Server M. Cesa 1 Ubuntu Server Scaricare la versione deisiderata dalla pagina ufficiale http://www.ubuntu.com/getubuntu/download-server Selezioniare

Dettagli

Dati importati/esportati

Dati importati/esportati Dati importati/esportati Dati importati Al workspace MATLAB script Dati esportati file 1 File di testo (.txt) Spreadsheet Database Altro Elaborazione dati Grafici File di testo Relazioni Codice Database

Dettagli

Introduzione alle pipeline e all'architettura RISC

Introduzione alle pipeline e all'architettura RISC Introduzione alle pipeline e all'architettura RISC Introduzione Pipeline Processori RISC Salti Appendice A: Storia Bibliografia Versione con i frame Versione in pdf Architettura del processore Una possibile

Dettagli

Le funzioni di shell La bash supporta la programmazione procedurale e prevede la possibilità di definire funzioni utilizzando le sintassi

Le funzioni di shell La bash supporta la programmazione procedurale e prevede la possibilità di definire funzioni utilizzando le sintassi Le funzioni di shell La bash supporta la programmazione procedurale e prevede la possibilità di definire funzioni utilizzando le sintassi alternative: function nome { lista-comandi } oppure nome ( ) {

Dettagli

ALLEGATO al verbale della riunione del 3 Settembre 2010, del Dipartimento di Elettrotecnica e Automazione.

ALLEGATO al verbale della riunione del 3 Settembre 2010, del Dipartimento di Elettrotecnica e Automazione. ALLEGATO al verbale della riunione del 3 Settembre 2010, del Dipartimento di Elettrotecnica e Automazione. COMPETENZE MINIME- INDIRIZZO : ELETTROTECNICA ED AUTOMAZIONE 1) CORSO ORDINARIO Disciplina: ELETTROTECNICA

Dettagli

CALCOLATORI ELETTRONICI 29 giugno 2010

CALCOLATORI ELETTRONICI 29 giugno 2010 CALCOLATORI ELETTRONICI 29 giugno 2010 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si disegni lo schema di un flip-flop master-slave S-R sensibile ai fronti di salita e

Dettagli

Elementi di semantica denotazionale ed operazionale

Elementi di semantica denotazionale ed operazionale Elementi di semantica denotazionale ed operazionale 1 Contenuti! sintassi astratta e domini sintattici " un frammento di linguaggio imperativo! semantica denotazionale " domini semantici: valori e stato

Dettagli

Programmazione di un dispositivo 1to4INTGEN

Programmazione di un dispositivo 1to4INTGEN Programmazione di un dispositivo 1to4INTGEN Realizzazione di un sistema timesharing Materiale didattico a cura di: Prof. A. Mazzeo Ing. L. Romano Ing. L. Coppolino Ing. A. Cilardo Dipartimento di Informatica

Dettagli

Università di Torino Facoltà di Scienze MFN Corso di Studi in Informatica. Programmazione I - corso B a.a. 2009-10. prof.

Università di Torino Facoltà di Scienze MFN Corso di Studi in Informatica. Programmazione I - corso B a.a. 2009-10. prof. Università di Torino Facoltà di Scienze MFN Corso di Studi in Informatica Programmazione I - corso B a.a. 009-10 prof. Viviana Bono Blocco 9 Metodi statici: passaggio parametri, variabili locali, record

Dettagli

Informatica Applicata

Informatica Applicata Ing. Irina Trubitsyna Concetti Introduttivi Programma del corso Obiettivi: Il corso di illustra i principi fondamentali della programmazione con riferimento al linguaggio C. In particolare privilegia gli

Dettagli

Bloodshed Dev-C++ è l IDE usato durante le esercitazioni/laboratorio. IDE = Integrated Development Environment

Bloodshed Dev-C++ è l IDE usato durante le esercitazioni/laboratorio. IDE = Integrated Development Environment Bloodshed Dev-C++ Bloodshed Dev-C++ è l IDE usato durante le esercitazioni/laboratorio IDE = Integrated Development Environment Gerardo Pelosi 01 Ottobre 2014 Pagina 1 di 8 Dev-C++ - Installazione Potete

Dettagli

Cos è un protocollo? Ciao. Ciao 2:00. tempo. Un protocollo umano e un protocollo di reti di computer:

Cos è un protocollo? Ciao. Ciao 2:00. <file> tempo. Un protocollo umano e un protocollo di reti di computer: Cos è un protocollo? Un protocollo umano e un protocollo di reti di computer: Ciao Ciao Hai l ora? 2:00 tempo TCP connection request TCP connection reply. Get http://www.di.unito.it/index.htm Domanda:

Dettagli

Universita' di Ferrara Dipartimento di Matematica e Informatica. Algoritmi e Strutture Dati. Rappresentazione concreta di insiemi e Hash table

Universita' di Ferrara Dipartimento di Matematica e Informatica. Algoritmi e Strutture Dati. Rappresentazione concreta di insiemi e Hash table Universita' di Ferrara Dipartimento di Matematica e Informatica Algoritmi e Strutture Dati Rappresentazione concreta di insiemi e Hash table Copyright 2006-2015 by Claudio Salati. Lez. 9a 1 Rappresentazione

Dettagli

Controllori a Logica Programmabile. Cos è un PLC? Cenni storici. Cenni storici. Cenni storici. Definizione dallo Standard IEC 61131

Controllori a Logica Programmabile. Cos è un PLC? Cenni storici. Cenni storici. Cenni storici. Definizione dallo Standard IEC 61131 Controllori a Logica mabile Nella presente lezione vedremo le caratteristiche principali del controllore a logica programmabile (in inglese, mable Logic Controller, o PLC). In particolare, ci soffermeremo

Dettagli

SIMATIC S7. Primi passi ed esercitazioni con STEP 7. Benvenuti in STEP 7, Contenuto. Introduzione a STEP 7 1

SIMATIC S7. Primi passi ed esercitazioni con STEP 7. Benvenuti in STEP 7, Contenuto. Introduzione a STEP 7 1 s SIMATIC S7 Primi passi ed esercitazioni con STEP 7 Getting Started Benvenuti in STEP 7, Contenuto Introduzione a STEP 7 1 SIMATIC Manager 2 Programmazione con nomi simbolici 3 Creazione di un programma

Dettagli

Procedura corretta per mappare con ECM Titanium

Procedura corretta per mappare con ECM Titanium Procedura corretta per mappare con ECM Titanium Introduzione: In questo documento troverete tutte le informazioni utili per mappare correttamente con il software ECM Titanium, partendo dalla lettura del

Dettagli

APPLICAZIONI SU PIU FILE

APPLICAZIONI SU PIU FILE APPLICAZIONI SU PIU FILE Serve poter sviluppare applicazioni su piú file: - alcune funzioni e alcune definizioni di dati in un file - altre funzioni e dati in file diversi Perché?? 1. Se il programma è

Dettagli

Progetto VirtualCED Clustered

Progetto VirtualCED Clustered Progetto VirtualCED Clustered Un passo indietro Il progetto VirtualCED, descritto in un precedente articolo 1, è ormai stato implementato con successo. Riassumendo brevemente, si tratta di un progetto

Dettagli

Gli array. Gli array. Gli array. Classi di memorizzazione per array. Inizializzazione esplicita degli array. Array e puntatori

Gli array. Gli array. Gli array. Classi di memorizzazione per array. Inizializzazione esplicita degli array. Array e puntatori Gli array Array e puntatori Laboratorio di Informatica I un array è un insieme di elementi (valori) avente le seguenti caratteristiche: - un array è ordinato: agli elementi dell array è assegnato un ordine

Dettagli

Elementi di rete che permettono lo scambio dei messaggi di segnalazione

Elementi di rete che permettono lo scambio dei messaggi di segnalazione SEGNALAZIONE Segnalazione e sistemi di segnalazione Segnalazione Messaggi tra elementi di una rete a commutazione di circuito (apparecchi di utente e centrali o fra le varie centrali) che permettono la

Dettagli

Progetti reali con ARDUINO

Progetti reali con ARDUINO Progetti reali con ARDUINO Introduzione alla scheda Arduino (parte 2ª) ver. Classe 3BN (elettronica) marzo 22 Giorgio Carpignano I.I.S. Primo LEVI - TORINO Il menù per oggi Lettura dei pulsanti Comunicazione

Dettagli

if t>=0 x=1; else x=0; end fornisce, nella variabile x, il valore della funzione gradino a tempi continui, calcolata in t.

if t>=0 x=1; else x=0; end fornisce, nella variabile x, il valore della funzione gradino a tempi continui, calcolata in t. Il programma MATLAB In queste pagine si introduce in maniera molto breve il programma di simulazione MAT- LAB (una abbreviazione di MATrix LABoratory). Introduzione MATLAB è un programma interattivo di

Dettagli

Serduino - SERRA CON ARDUINO

Serduino - SERRA CON ARDUINO Serduino - SERRA CON ARDUINO 1 Componenti Facchini Riccardo (responsabile parte hardware) Guglielmetti Andrea (responsabile parte software) Laurenti Lorenzo (progettazione hardware) Rigolli Andrea (reparto

Dettagli

Sizing di un infrastruttura server con VMware

Sizing di un infrastruttura server con VMware Sizing di un infrastruttura server con VMware v1.1 Matteo Cappelli Vediamo una serie di best practices per progettare e dimensionare un infrastruttura di server virtuali con VMware vsphere 5.0. Innanzitutto

Dettagli

Programmazione C Massimo Callisto De Donato massimo.callisto@unicam.it www.cs.unicam.it/massimo.callisto

Programmazione C Massimo Callisto De Donato massimo.callisto@unicam.it www.cs.unicam.it/massimo.callisto Università degli studi di Camerino Scuola di scienze e tecnologia - Sezione Informatica Programmazione C Massimo Callisto De Donato massimo.callisto@unicam.it www.cs.unicam.it/massimo.callisto LEZIONE

Dettagli

CARATTERISTICHE DELLE CRYPTO BOX

CARATTERISTICHE DELLE CRYPTO BOX Secure Stream PANORAMICA Il sistema Secure Stream è costituito da due appliance (Crypto BOX) in grado di stabilire tra loro un collegamento sicuro. Le Crypto BOX sono dei veri e propri router in grado

Dettagli

Esercizi per il recupero del debito formativo:

Esercizi per il recupero del debito formativo: ANNO SCOLASTICO 2005/2006 CLASSE 3 ISC Esercizi per il recupero del debito formativo: Disegnare il diagramma e scrivere la matrice delle transizioni di stato degli automi a stati finiti che rappresentano

Dettagli

STRUTTURE (O COSTRUTTI) DI CONTROLLO

STRUTTURE (O COSTRUTTI) DI CONTROLLO Le strutture di controllo Le strutture di controllo STRUTTURE (O COSTRUTTI) DI CONTROLLO determinano l ordine con cui devono essere eseguite le istruzioni sono indipendenti dalla natura delle istruzioni

Dettagli

DI D AGRA R MM M I M A BLOCC C H C I TEORI R A E D D E SERC R I C ZI 1 1

DI D AGRA R MM M I M A BLOCC C H C I TEORI R A E D D E SERC R I C ZI 1 1 DIAGRAMMI A BLOCCHI TEORIA ED ESERCIZI 1 1 Il linguaggio dei diagrammi a blocchi è un possibile formalismo per la descrizione di algoritmi Il diagramma a blocchi, o flowchart, è una rappresentazione grafica

Dettagli

I componenti di un Sistema di elaborazione. CPU (central process unit)

I componenti di un Sistema di elaborazione. CPU (central process unit) I componenti di un Sistema di elaborazione. CPU (central process unit) I componenti di un Sistema di elaborazione. CPU (central process unit) La C.P.U. è il dispositivo che esegue materialmente gli ALGORITMI.

Dettagli

CHIAVETTA INTERNET ONDA MT503HSA

CHIAVETTA INTERNET ONDA MT503HSA CHIAVETTA INTERNET ONDA MT503HSA Manuale Utente Linux Debian, Fedora, Ubuntu www.ondacommunication.com Chiavet ta Internet MT503HSA Guida rapida sistema operativo LINUX V 1.1 33080, Roveredo in Piano (PN)

Dettagli

Algebra di Boole: Concetti di base. Fondamenti di Informatica - D. Talia - UNICAL 1. Fondamenti di Informatica

Algebra di Boole: Concetti di base. Fondamenti di Informatica - D. Talia - UNICAL 1. Fondamenti di Informatica Fondamenti di Informatica Algebra di Boole: Concetti di base Fondamenti di Informatica - D. Talia - UNICAL 1 Algebra di Boole E un algebra basata su tre operazioni logiche OR AND NOT Ed operandi che possono

Dettagli

Le funzionalità di un DBMS

Le funzionalità di un DBMS Le funzionalità di un DBMS Sistemi Informativi L-A Home Page del corso: http://www-db.deis.unibo.it/courses/sil-a/ Versione elettronica: DBMS.pdf Sistemi Informativi L-A DBMS: principali funzionalità Le

Dettagli

Guida Dell di base all'acquisto dei server

Guida Dell di base all'acquisto dei server Guida Dell di base all'acquisto dei server Per le piccole aziende che dispongono di più computer è opportuno investire in un server che aiuti a garantire la sicurezza e l'organizzazione dei dati, consentendo

Dettagli

MODBUS-RTU per. Specifiche protocollo di comunicazione MODBUS-RTU per controllo in rete dispositivi serie. Expert NANO 2ZN

MODBUS-RTU per. Specifiche protocollo di comunicazione MODBUS-RTU per controllo in rete dispositivi serie. Expert NANO 2ZN per Expert NANO 2ZN Specifiche protocollo di comunicazione MODBUS-RTU per controllo in rete dispositivi serie Expert NANO 2ZN Nome documento: MODBUS-RTU_NANO_2ZN_01-12_ITA Software installato: NANO_2ZN.hex

Dettagli

SubnetMask: come funzionano e come si calcolano le sottoreti (SpySystem.it)

SubnetMask: come funzionano e come si calcolano le sottoreti (SpySystem.it) SubnetMask: come funzionano e come si calcolano le sottoreti (SpySystem.it) In una rete TCP/IP, se un computer (A) deve inoltrare una richiesta ad un altro computer (B) attraverso la rete locale, lo dovrà

Dettagli

BPEL: Business Process Execution Language

BPEL: Business Process Execution Language Ingegneria dei processi aziendali BPEL: Business Process Execution Language Ghilardi Dario 753708 Manenti Andrea 755454 Docente: Prof. Ernesto Damiani BPEL - definizione Business Process Execution Language

Dettagli

Strutture. Strutture e Unioni. Definizione di strutture (2) Definizione di strutture (1)

Strutture. Strutture e Unioni. Definizione di strutture (2) Definizione di strutture (1) Strutture Strutture e Unioni DD cap.10 pp.379-391, 405-406 KP cap. 9 pp.361-379 Strutture Collezioni di variabili correlate (aggregati) sotto un unico nome Possono contenere variabili con diversi nomi

Dettagli

Rappresentazione dei numeri in un calcolatore

Rappresentazione dei numeri in un calcolatore Corso di Calcolatori Elettronici I A.A. 2010-2011 Rappresentazione dei numeri in un calcolatore Lezione 2 Università degli Studi di Napoli Federico II Facoltà di Ingegneria Rappresentazione dei numeri

Dettagli

Le funzioni. Funzioni. Funzioni. Funzioni. Funzioni. Funzioni

Le funzioni. Funzioni. Funzioni. Funzioni. Funzioni. Funzioni Funzioni Le funzioni Con il termine funzione si intende, in generale, un operatore che, applicato a un insieme di operandi, consente di calcolare un risultato, come avviene anche per una funzione matematica

Dettagli

group HIGH CURRENT MULTIPLEX NODE

group HIGH CURRENT MULTIPLEX NODE HIGH CURRENT MULTIPLEX NODE edizione/edition 04-2010 HIGH CURRENT MULTIPLEX NODE DESCRIZIONE GENERALE GENERAL DESCRIPTION L'unità di controllo COBO è una centralina elettronica Multiplex Slave ; la sua

Dettagli

Modulo. Programmiamo in Pascal. Unità didattiche COSA IMPAREREMO...

Modulo. Programmiamo in Pascal. Unità didattiche COSA IMPAREREMO... Modulo A Programmiamo in Pascal Unità didattiche 1. Installiamo il Dev-Pascal 2. Il programma e le variabili 3. Input dei dati 4. Utilizziamo gli operatori matematici e commentiamo il codice COSA IMPAREREMO...

Dettagli

DEFT Zero Guida Rapida

DEFT Zero Guida Rapida DEFT Zero Guida Rapida Indice Indice... 1 Premessa... 1 Modalità di avvio... 1 1) GUI mode, RAM preload... 2 2) GUI mode... 2 3) Text mode... 2 Modalità di mount dei dispositivi... 3 Mount di dispositivi

Dettagli

TRACER218 MODULO DATALOGGER RS485 MODBUS SPECIFICA PRELIMINARE

TRACER218 MODULO DATALOGGER RS485 MODBUS SPECIFICA PRELIMINARE TRACER218 MODULO DATALOGGER RS485 MODBUS SPECIFICA PRELIMINARE V.00 AGOSTO 2012 CARATTERISTICHE TECNICHE Il modulo TRACER218 485 è un dispositivo con porta di comunicazione RS485 basata su protocollo MODBUS

Dettagli

Abstract Data Type (ADT)

Abstract Data Type (ADT) Abstract Data Type Pag. 1/10 Abstract Data Type (ADT) Iniziamo la nostra trattazione presentando una nozione che ci accompagnerà lungo l intero corso di Laboratorio Algoritmi e Strutture Dati: il Tipo

Dettagli

GENERALITA SUI CONVERTITORI DAC E ADC CONVERTITORI DIGITALE-ANALOGICO DAC

GENERALITA SUI CONVERTITORI DAC E ADC CONVERTITORI DIGITALE-ANALOGICO DAC I.T.I. Modesto PANETTI A R I ia Re David, 86-8-54.54. - 75 ARI Fax 8-54.64.3 Internet http://www.itispanetti.it email : ATF5C@istruzione.it Tesina sviluppata dall alunno Antonio Gonnella della classe 5

Dettagli

Database Manager Guida utente DMAN-IT-01/09/10

Database Manager Guida utente DMAN-IT-01/09/10 Database Manager Guida utente DMAN-IT-01/09/10 Le informazioni contenute in questo manuale di documentazione non sono contrattuali e possono essere modificate senza preavviso. La fornitura del software

Dettagli

> MULTI TASKING > MULTI PROCESS > MULTI CORE

> MULTI TASKING > MULTI PROCESS > MULTI CORE > MULTI TASKING > MULTI PROCESS > MULTI CORE WorkNC V21 multicore 64 bits : Benefici di WorkNC Aumento generale della produttività, grazie alle nuove tecnologie multi-core, 64 bit e Windows 7 Calcolo di

Dettagli

Controllare un nastro trasportatore fischertechnik con Arduino

Controllare un nastro trasportatore fischertechnik con Arduino TITOLO ESPERIENZA: Controllare un nastro trasportatore fischertechnik con Arduino PRODOTTI UTILIZZATI: OBIETTIVO: AUTORE: RINGRAZIAMENTI: Interfacciare e controllare un modello di nastro trasportatore

Dettagli

Analisi dei requisiti e casi d uso

Analisi dei requisiti e casi d uso Analisi dei requisiti e casi d uso Indice 1 Introduzione 2 1.1 Terminologia........................... 2 2 Modello della Web Application 5 3 Struttura della web Application 6 4 Casi di utilizzo della Web

Dettagli

Sistema AirLINE per il pilotaggio ed il Controllo Remoto del Processo WAGO INGRESSI/USCITE remoti e Fieldbus

Sistema AirLINE per il pilotaggio ed il Controllo Remoto del Processo WAGO INGRESSI/USCITE remoti e Fieldbus Sistema AirLINE per il pilotaggio ed il Controllo Remoto del Processo 86-W Sistema integrato compatto di valvole con I/O elettronici Sistemi personalizzati premontati e collaudati per il pilotaggio del

Dettagli

12.5 UDP (User Datagram Protocol)

12.5 UDP (User Datagram Protocol) CAPITOLO 12. SUITE DI PROTOCOLLI TCP/IP 88 12.5 UDP (User Datagram Protocol) L UDP (User Datagram Protocol) é uno dei due protocolli del livello di trasporto. Come l IP, é un protocollo inaffidabile, che

Dettagli

Fig. 1 - L apparato radio CNR2000

Fig. 1 - L apparato radio CNR2000 EO ESCLUSIVA L articolo descrive la strategia seguita nella progettazione e realizzazione della funzionalità di Frequency Hopping per un apparato radio preesistente: la radio tattica CNR2000, di produzione

Dettagli

Linguaggio C: introduzione

Linguaggio C: introduzione Linguaggio C: introduzione Il linguaggio C è un linguaggio general purpose sviluppato nel 1972 da Dennis Ritchie per scrivere il sistema operativo UNIX ed alcune applicazioni per un PDP-11. Il linguaggio

Dettagli