Esercitazione sul programma XILINX ISE 4.2i.

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1 Esercitazione sul programma XILINX ISE 4.2i. Obbiettivo di questa esercitazione è fornire una panoramica del pacchetto di sviluppo ISE 4.2i della Xilinx. Nel prosieguo saranno descritti i passi base di sviluppo di un circuito su FPGA Xilinx a partire da un design entry di tipo schematic servendosi di semplici esercizi. ESERCIZIO 1: AND a due ingressi Lanciare Project Navigator dal desktop. La finestra del Project Navigator viene visualizzata come in figura 1. Figura 1 Project Navigator Creare un nuovo progetto Per creare un nuovo progetto: 1. Selezionare File -> New Project Nella finestra di dialogo indicare: Project Name: prova_and Project Location: C:\fpga_project\ Device Family: Virtex Device: xcv50-6bg256 Design Flow: XST VHDL A questo punto si è settata la famiglia di FPGA ed il modello del dispositivo da impiegare.

2 Disegnare lo Schematic 1. Dal menu Project selezionare New Source. Selezionare Schematic ed indicarne un nome come in figura 2. Figura 2 New Source Cliccare sul pulsante Avanti e dunque sul pulsante Fine. 2. Disegnare lo Schematic della AND comprensivo di relative porte di I/O come riportato in figura3. Figura 3 Schematic editor Dal menù categorie selezionare il gruppo Logic e dunque, dal menù simboli and2. Posizionare la and sullo sheet. Tramite il pulsante add wire disegnare le net per ingressi ed uscita. Assegnare un etichetta alle net tramite il pulsante add net name. Inserire le porte di I/O tramite il pulsante add I/O marker. Realizzare il check dello schematic mediante il pulsante check schematic, salvare e chiudere la finestra Xilinx ECS.

3 Simulazione Funzionale Per simulare il circuito è necessario creare prima un testbench. 1. Dal menu Project selezionare New Source come in precedenza. Selezionare Test Bench Waveform e dare un nome per il testbench come in figura 4. Figura 4 New Source Cliccare sul pulsante Avanti e dunque sul pulsante Fine. Viene aperta la finestra Initialize Timing in cui occorre settare : Check outputs 10 ns after Assign inputs. Assign inputs 10 ns after ouput. Cliccare su OK. 2. La finestra HDL Bencher appare come in figura 5. Figura 5 HDL Bencher

4 Le caselle blu servono a selezionare i corretti stimoli in ingresso ; mentre le caselle gialle servono ad indicare il valore logico atteso per l uscita. I valori logici si settano con un semplice click del mouse. Configurare come in figura 6, dunque salvare e chiudere la finestra HDL Bencher. Figura 6 Waveform La finestra Suorce del Project Navigator dovrebbe, a questo punto, apparire come in figura7. Figura 7 Sources in Project window Dopo aver creato il testbench è possibile simulare il circuito. 3. Selezionare and_tb.tbw nella finestra Suorce del Project Navigator. Dalla finestra Process espandere Modelsim Simulator e con il tasto destro del mouse cliccare su Simulate Behavioural VHDL Model. Selezionare Properties. Nel campo Simulation run time scrivere all, e dunque premere OK. Di default Modelsim simula il circuito per 1us. La propietà all indica a Modelsim di simulare per l intera durata del testbench. Nella finestra Process lanciare Simulate Behavioural VHDL Model. Si aprirà a questo punto il Dialog box di Modelsim. Espandere la finestra Wave e servirsi dello zoom per visualizzare le forme d onda per intero. La finestra Wave apparirà come in figura 8. Figura 8 Modelsim Wave window

5 Dopo aver verificato il corretto funzionamento del circuito chiudere Modelsim. Una più veloce verifica funzionale può essere realizzata lanciando il comando Generate Expected Simulation Results (con il file di testbench selezionato) dal sottomenu Modelsim. Implementazione 1. Selezionare il file di schematic and_prov.sch nella finestra Suorce del Project Navigator. 2. Fare doppio click su implement design nella finestra Process del Project Navigator. Ciò avvia i processi di Sintesi ed Implementazione (Translation, Mapping e Place &Route). Figura 9 Process for Current Source window Nella finestra in basso del Project Navigator dovrebbe essere segnalata la correttezza del flusso di sintesi ed implementazione. Altrimenti verificare gli eventuali errori e/o warning e ripetere il processo. Simulazione di Timing Il processo di simulazione di timing è molto simile al processo di simulazione funzionale. Con il file di benchmark selezionato, dalla finestra Process espandere Modelsim Simulator e con il tasto destro del mouse cliccare su Simulate Post Place&Route. Nelle simulazioni di Timing sono tenuti in considerazione i ritardi del circuito. Per misurare i ritardi servirsi dei cursori ( Dalla finestra Wave di Modelsim Cursor-> Add Cursor) come in figura 9. Figura 10 Simulazione di Timing

6 Misura della potenza dissipata dal circuito Le misure di potenza dissipata sono realizzate mediante il tool integrato Xpower. Xpower valuta la potenza dissipata come sommatoria delle potenze dissipate da ogni elemento nel circuito. 1. Selezionare il file di schematic and_prov.sch nella finestra Suorce del Project Navigator. 2. Nella finestra Process del Project Navigator espandere Implement Design e dunque Place & Route. Lanciare a questo punto Analyze Power (Xpower). Figura 11 XPower launching. L intefaccia grafica di XPower è raffigurata in figura 12. Figura 12 XPower window

7 3. Settare la tensione di alimentazione (nel range 2.38V-2.63V) e la temperatura di esercizio ( nel range 40 C-125 C ). 4. Settare la frequenza di variazione dei segnali di ingresso (activity rate). A questo punto il valore totale stimato per la potenza è riportato nella casella Total Power. E anche possibile visualizzare il report della misura mediante doppio click del mouse su Power Report. Creare un nuovo progetto Per creare un nuovo progetto: 1. Selezionare File -> New Project Nella finestra di dialogo indicare: Project Name: contatore_mod12 Project Location: C:\fpga_project\ Device Family: Virtex Device: xcv50-6bg256 Design Flow: XST VHDL ESERCIZIO 2: Contatore modulo 12 Disegnare lo Schematic sfruttando i moduli del Core Generator 1. Dal menu Project selezionare New Source. Selezionare Coregen IP ed indicarne un nome come in figura 13. Figura 13 New Source

8 Cliccare sul pulsante Avanti e dunque sul pulsante Fine. Il Core Generator è un design tool che fornisce dei circuiti parametrici ottimizzati per gli FPGA Xilinx. Il tool dispone di un catalogo di circuiti le cui funzionalità spaziano dai semplici sommatori, accumulatori, moltiplicatori a funzionalità di tipo sistem-level come filtri, FIFO e memorie. L intefaccia grafica del Core Generator appare come in figura Dal Catalog Browser selezionare by Family, Sceglire la famiglia Virtex e come componente Binary Counter. Figura 14 Core Cenerator window Occorre settare i parametri del Core. Procedere ad esempio nel seguente modo: Component Name : Basic_Counter Operation: Up Count Style: Count by Constant Registered Register Options -> Synchronous Settings: Clear Con tali opzioni, cliccando sul pulsante viene generato un contatore ad incremento a 4 bit dotato di segnalazione di clear. Chiudere il Core Generator. Il file(.xco) corrispondente al nuovo modulo è indicato nella finestra Suorce del Project Navigator. 3. Dal menu Project -> New Source, selezionare schematic ed in File name indicare count_ Disegnare lo schematic come in figura 15.

9 Figura 15 Contatore modulo12 Il contatore creato con il Core Generator viene richiamato selezionando dalla finestra Categories la directory di progetto e successivamente prelevandolo dalla finestra Symbols di Xilinx ECS 5. Realizzare il check dello schematic mediante il pulsante check schematic, salvare e chiudere la finestra Xilinx ECS. Simulazione Funzionale 1. Creare un testbench di nome counter_tb ( seguendo la stessa procedura descritta nell esercizio precedente). Settare i timing constraints per il clock come, ad esempio, e riportato in figura 16. Figura 16 Timing constraints per il clock

10 2. Configurare il testbench come in figura 17, dunque salvare e chiudere la finestra HDL Bencher. Figura 17 Testbench Waveform 3. Eseguire le verifiche funzionali come descritto nel precedente esercizio. Simulazione di Timing Dopo la fase di implementazione misurare mediante una simulazione di timing la massima frequenza di funzionamento del circuito valutando tramite i cursori il ritardo temporale tra il fronte di salita del clock e la produzione del conteggio in uscita. Misura della potenza dissipata dal circuito 1. Avviare XPower come descritto nell esercizio precedente. 2. Settare la frequenza del clock (ricordandosi che per una misura consistente quest ultima non deve essere superiore alla massima frequenza di funzionamento del circuito rilevata in fase di simulazione di timing) e valutare la potenza dissipata. Figura 18 XPower Window