Comunicazione On-Chip: dal bus al NoC

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1 Comunicazione On-Chip: dal bus al NoC

2 Agenda 1. La STMicroelectronics 2. Generalità sui System on Chip 3. Sistemi di comunicazione basati su bus e loro limiti 4. L'approccio Network on Chip 5. Limiti fisici dei sistemi di comunicazione elettrici 6. Tecnologia 3D: Multi Chip Module (MCM) e System in Package (SiP) 7. Interconnessioni ottiche come soluzione per sistemi di futura generazione

3 La STMicroelectronics

4 Descrizione della compagnia Fornitore Compagnia di di semiconduttori ad a ampio livello spettro globale (digital (Europa, consumer, America del computer nord, Cina, peripherals, Giappone, imaging, Asia-Pacifico, automotive, mercati wireless, emergenti) MEMS, smartcard & microcontrollers, industrial)

5 Gruppo OCCS Responsabile dello sviluppo dei sistemi di comunicazione on-chip (e oggi anche off-chip) Sistema di comunicazione (STBus, STNoC) Sottosistemi di interfaccia con IP (Ethernet, USB, SATA, PCI Express) Sistema di debugging Locazione base a Catania Team diviso tra Catania, Grenoble, Tunisi, Noida Serve quasi tutte le divisioni di prodotto ST così come clienti esterni

6 Generalità sui System on Chip (SoC)

7 Terminologia (1/2) Intellectual Property (IP) Modulo riutilizzabile che implementa una funzionalità ben definita, noto anche come Virtual Component (VC) System on Chip (SoC) Singolo chip contenente parti analogiche, digitali e MEMS (IBM) Singolo chip contenente parti analogiche, digitali (LUCENT) Sistema digitale su singolo chip (Synopsys) Inoltre si parla anche di System on Programmable Chip (SoPC) Programmable System on Chip (PSoC) System on Reconfigurable Chip (SoRC) Globally Asynchronous Locally Synchronous (GALS) Isole sincrone connesse tra loro da canali di comunicazione asincroni

8 Terminologia (2/2) System in Package (SiP) Sistema complesso partizionato su più chip contenuti entro lo stesso package Deep Submicron Lo scaling verso i 90, 65, 45 (attualmente), 22, 12 nm (entro i prossimi 5 anni) determina imprevisti effetti collaterali Tensioni di alimentazione più basse Frequenze di lavoro più elevate Interconnessioni più dense Rumore Potenza statica

9 Architettura Initiators (processors, real time blocks, DMAs) External fast memories On-chip communication system Slow memories Peripherals

10 Sistemi precedenti/attuali Differenti classi di traffico Le CPU richiedono bassa latenza ed elevata banda I processori real time richiedono elevata banda I DMA (processi di background) usano la banda rimanente Il bottleneck è la memoria esterna (SDRAM, DDR, ) Banda finita Efficienza limitata

11 Sistemi attuali/futuri Maggiore capacità computazionale delle IP Maggiori requisiti di banda delle IP Ritardo di propagazione attraverso le gate ridotto, ritardo di propagazione attraverso i wire incrementato Effetti Deep Sub Micron (DSM) Il bottleneck sarà l interconnect

12 Metodologie di progettazione IP-based design IP reuse per aumentare la produttività Le IP implementano la maggior parte della funzionalità Maggiore contributo del SW Interfacce ben definite e standardizzate Interconnect centric design L interconnect è riutilizzabile Platform-based design Sia le IP che l interconnect sono riutilizzabili Uso di processori programmabili e di interconnect programmabile

13 Platform based design

14 Sistemi di comunicazione basati su bus e loro limiti

15 Shared bus Lo stesso insieme di wire è condiviso tra più target Minimo numero di wire Minime prestazioni (una transazione per ciclo) Three-state Minima quantità di logica (no multiplexer) Necessità del bus keeper Bus multiplexati Meno problemi elettrici ma più logica richiesta

16 Limitazioni dello shared bus Banda = dimensione del bus x frequenza del clock La dimensione del bus è limitata da problemi fisici (congestione, accoppiamenti capacitivi) La frequenza del clock è limitata dal ritardo di propagazione sui wire, a sua volta influenzato dalla dimensione del bus Banda disponibile limitata Scalabilità limitata Banda non scalabile Sistema limitatamente scalabile

17 Esempio di shared bus (1/3) I1 I2 I3 sel BW = N BWi = N/3 T1 T2 T3 I1 I2 I3 I4 I5 sel BW = N BWi = N/5 T1 T2 T3

18 Esempio di shared bus (2/3) Banda disponibile costante La banda disponibile per initiator decresce all aumentare del numero di initiator Individual available bandwidth Available bandwidth N o of rinitiators N o of initiators

19 Esempio di shared bus (3/3) Congestion I1 I2 I3 Request path sel T1 T2 T3 Capacitive load Congestion origin Capacitive load I1 I2 I3 Response path sel Congestion T1 T2 T3

20 Crossbar Differenti set di wire per target differenti Full crossbar: tanti set di wire quanti target Partial crossbar: più di un set di wire, ma meno del numero totale di target Maggior numero di fili Prestazioni massime in caso di full crossbar (fino a tante transazioni quanti sono i target)

21 Limitazioni del crossbar Maggiore banda disponibile, ma maggiori limitazioni in frequenza a causa di problemi fisici (maggiore congestione, maggiore carico capacitivo, maggiore accoppiamento capacitivo) I1 I2 I3 sel T1 T2 BW = 3N sel T3 sel

22 Altre limitazioni dei bus Efficienza dei wire limitata Bus di richiesta e di risposta separati Assenza di separazione tra informazioni di controllo (header) e dati (payload) Flessibilità limitata Struttura del bus e delle interfacce specifiche Quality of Service (QoS) limitato Difficoltà di gestione di classi di traffico differenti Consumo di potenza Elevata switching activity a causa dell alto numero di wire P dyn = ½ C load f Vdd 2 Sensibilità al deadlock Assenza di architetture regolari

23 Protocolli (1/2) Protocolli low performance Semplice handshake (req/gnt o val/ack) Set di operazioni limitato Basso costo Solitamente usati per accessi a registri di periferiche Protocolli high performance Split transaction Simmetria Ordine DMA, Co-processori

24 Protocolli (2/2) Protocolli very high performance Split transaction Asimmetria Disordine CPU avanzate, DMA multicanale

25 Software view Programmabilità Schemi di arbitraggio Mappa di memoria dei target Registri memory mapped Frequenza di programmazione bassa (massimo 200 MHz)

26 L'approccio "Network on Chip

27 Definizione di Network on Chip Micro-rete a commutazione di pacchetto, on-chip, flessibile e scalabile Approccio a strati (transport, network, data link, physical) Pacchetto = header + payload Routing wormhole Canali virtuali/reti virtuali (immunità al deadlock, QoS) Ring 2D-mesh 2D-torus

28 Topologie di NoC 1D Mesh 2D Mesh Ring Torus Hypercube Butterfly Fat tree

29 IP2 Routing Interface IP1 Interface

30 Routing IP1 (HM) Interface IP2 Interface Interface IP3

31 Virtual Channels X-Bar Input Buffer Output Buffer

32 Flow control Store-and-forward: il router aspetta di ricevere tutti i flit del pacchetto prima di inoltrarlo Cut-through/wormhole: il router inizia la propagazione dei flit di un pacchetto non appena ricevuto l header Handshake: val/ack o credit-based

33 Benefici del NoC (1/3) Architettura modulare (NI, router, physical link) Scalabilità di banda e di sistema Ridotto numero di wire Scalabilità di sistema Problemi fisici ridotti Maggiore frequenza operativa Alta flessibilità Grazie alle NI e al formato di pacchetto indipendente dai protocolli delle IP Alta efficienza dei wire Grazie al multiplexing di header e payload e alla condivisione del canale fisico tra richieste e risposte

34 Benefici del NoC (2/3) Maggiore banda disponibile (aggregate throughput) grazie ai router Individual throughput Aggregate throughput N o of routers N o of routers Possibilità di immunità al deadlock (in base alla teoria del channel dependency graph) Grazie alle strutture regolari

35 Benefici del NoC (3/3) Totale supporto del QoS Grazie ai Virtual Channel (VC) che permettono di gestire diverse classi di traffico Consumo di potenza ridotto Grazie al ridotto numero di fili, alla ridotta switching activity e al ridotto carico capacitivo Possibilità di applicare tecniche avanzate al livello fisico grazie all approccio a strati (modello ISO-OSI) Comunicazione asincrona Comunicazione mesocrona Comunicazione seriale application transport network data link physical NI router physical link

36 Protocollo a strati Livello transport: responsabile della trasmissione dell informazione end-to-end Livello network: responsabile del routing Transport Payload Header Network Payload Header

37 Deadlock Livelock: I pacchetti si muovono nella rete senza mai avvicinarsi alla destinazione Deadlock: I pacchetti si fermano (fase di stallo) nella rete a causa di mutue attese Low level deadlock (topologia + routing) Schemi nativi di routing o uso di Virtual Channel High level/protocol deadlock (protocollo end-to-end) uso di Virtual Networks

38 Mapping dell applicazione (1/2) 1 NI Initiator 2 NI Target Router Initiator IP/subsystem Target

39 Mapping dell applicazione (2/2) 1 NI Initiator 2 NI Target Router Initiator IP/subsystem Target

40 Limiti fisici dei sistemi di comunicazione elettrici

41 Integrazione di SoC CMOS chip Network Interface Routing NoC node PROBLEMA: lunghezza dei wire e congestione

42 Interconnect (1/2)

43 Interconnect (2/2)

44 Parassiti (1/4)

45 Parassiti (2/4)

46 Parassiti (3/4)

47 Parassiti (4/4)

48 Tecnologia 3D: Multi Chip Module (MCM) e System in Package (SiP)

49 Multi-chip integration Problema #1 Spazio occupato dai diversi chip Problema #2 Coesistenza di diverse tecnologie Ad esempio DDR3 a 1.5V e HDMI, SATA e USB sono incompatibili per via dello diverso spessore dell ossido (30 A vs 50 A )

50 Multi Chip Module (MCM) Più chip non comunicanti tra loro all interno dello stesso package

51 System in Package (SiP) Sistema partizionato su più chip comunicanti tra loro all interno dello stesso package

52 Interconnessioni ottiche come soluzione per sistemi di futura generazione

53 Capacità degli interconnect

54 Approccio 3D

55 Stato dell arte Col progetto PICMOS ( ), di cui l IMEC era il leader, è stata dimostrata l integrabilità di dispositivi in InP con chip CMOS

56 Benefici in termini di integrazione CMOS chip Network Interface ONoC Tx/Rx Waveguide Rimossi i problemi di congestione e wire lunghi λ router Photonic chip

57 Wafer to wafer bonding

58 Trasmettitore Clk 1 (f 1 ) Clk2 (f 2 =N*f 1 ) N-bits flit 1-bit flit Initiator NI Encoder Serializer Demux Drivers Lasers Optical waveguide Address decoder Digital Analog Optoelectronic

59 Ricevitore Optical network frequency domain Target frequency domain Detector TIA Comp. DES Optical waveguide Detector TIA Comp. DES Target NI Detector TIA Comp. DES Arbiter Digital Analog Optoelectronic

60 Obiettivo III-V laser source p-contact n-contact active layer via stack SiO 2 waveguide cladding (n=1.5) Si photonic waveguide (n=3.5) III-V photodetector III-V input guide p-contact n-contact absorption layer copper interconnect layers CMOS transistor layer

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