Sistemi VLSI Alberto Scandurra

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1 Sistemi VLSI Alberto Scandurra Physical Layer & Back-End group, On Chip Communication Systems STMicroelectronics Catania, Italy

2 Agenda Definizioni: sistemi SSI, MSI, VLSI, ULSI Concetto di System on Chip Esempi di applicazioni: DVD player, Set top box Sistemi di comunicazione: bus, Network on Chip 2

3 Definizioni: sistemi SSI, MSI, VLSI, ULSI 3

4 Definizioni IC type SSI MSI LSI VLSI ULSI WSI SoC 3D-IC Description Small Scale of Integration (1960) Medium Scale of Integration (1970) Large Scale of Integration (1975) Very Large Scale of Integration (1980) Ultra Large Scale of Integration Wafer Scale of Integration System on Chip 3 Dimension Integrated Circuit Transistors Decine Centinaia Fino a Fino a Oltre

5 Concetto di System on Chip 5

6 Terminologia (1) Intellectual Property (IP) Blocco funzionale riutilizzabile che implementa una funzionalità ben definita, noto anche come Virtual Component (VC) System on Chip (SoC) Singolo chip contenente parti analogiche, digitali e MEMS (IBM) Singolo chip contenente parti analogiche e digitali (LUCENT) Sistema digitale su singolo chip (Synopsys) Altre Inoltre System on Programmable Chip (SoPC) Programmable System on Chip (PSoC) System on Reconfigurable Chip (SoRC) Network on Chip (NoC) Insieme di protocolli di comunicazione a strati e implementazioni di sistemi di comunicazione gerarchici per comunicazione globale on-chip Globally Asynchronous Locally Synchronous (GALS) Isole sincrone connesse tra loro mediante connessioni asincrone 6

7 Esempi (1) Chip della Lucent per applicazioni di rete (137M transistors a 0.16 µm) Chip baseband riconfigurabile della UC Berkeley (1.2M transistor a 0.25 µm) 7

8 Terminologia (2) System in Package (SiP) TEcnologia per il packaging di sistemi multi-chip Deep Sub Micron (DSM) Lo scaling a µm, 90, 65 (attualmente), 45, nm (entro I prossimi 5 anni) determina alcuni effetti collaterali Tensioni di alimentazione più basse Frequenze di lavoro più elevate Maggiore densità di interconnessioni Rumore delle sorgenti di alimentazione, cross-talk Perdite (potenza statica) Tecnologie CMOS IRAM MEMS SOI 8

9 Esempi (2) 9

10 Metodologie di progetto IP-based design Riutilizzo di IP (IP reuse) per aumentare la produttività Le IP implementano la maggior parte delle funzionalità Maggiore contributo del SW Interfaccie ben definite e possibilmente standard Interconnect centric design L interconnect (il sistema di comunicazione) è riutilizzabile Platform-based design Sia le IP che l interconnect sono riutilizzabili Uso di processori e interconnect programmabili 10

11 Esempio: platform-based design 11

12 Esempi di applicazioni: DVD player, Set top box 12

13 Blocchi funzionali (1) Initiator CPUs (processor cores) Coprocessori real time DMA (processi di background) Target Memorie ROM RAM SDRAM (DDR) Flash Periferiche Registri Memorie lente (I 2 C, smartcard) 13

14 Blocchi funzionali (2) 14

15 Blocchi funzionali (3) 15

16 Blocchi funzionali (4) 16

17 Blocchi funzionali (5) 17

18 Blocchi funzionali (6) 18

19 Blocchi funzionali (7) 19

20 Blocchi funzionali (8) 20

21 Blocchi funzionali (9) 21

22 Blocchi funzionali (10) 22

23 Blocchi funzionali (11) GPDMA Peripherals ATAPI FEI USB LLI Interconnect 23

24 Blocchi funzionali (12) LMI (Local Memory Interface) EMI (External Memory Interface) 24

25 Sistema completo: Set Top Box 25

26 Sistema completo: DVD Player 26

27 Sistemi di comunicazione: Bus, Network on Chip 27

28 Architettura di System on Chip SE storage element SE PE ON -CHIP COMMUN ICATION ARCHITECTURE PE PE PE processing element 28

29 Sistemi attuali Diverse classi di traffico Le CPU richiedono bassa latenza e elevata banda I processori real time richiedono bande elevate I DMA (processi di backgroun) usano la banda rimanente Il bottleneck è la memoria esterna (SDRAM, DDR, ) Banda finita Efficienza limitata 29

30 Bus condiviso (shared bus) Lo stesso insieme di fili è condiviso da più target Minimo numero di fili Basse prestazioni (una transazione alla volta) Three-state Minima quantità di logica (no multiplexing) Necessità del bus keeper Bus multiplexati Meno problemi implementativi ma maggior quantità di logica richiesta 30

31 Limitazioni del bus condiviso Banda = dimensione del bus x frequenza di clock La dimensione del bus è limitata da problemi fisici (congestione, accoppiamenti capacitivi) La frequenza di clock è limitata dal ritardo di propagazione dei fili, a sua volta influenzato dalla dimensione del bus Banda disponibile limitata Scalabilità limitata Banda non scalabile Scalabilità di sistema limitata 31

32 Esempio di bus condiviso: banda non scalabile (1) I1 I2 I3 sel BW = N BWi = N/3 T1 T2 T3 I1 I2 I3 I4 I5 sel BW = N BWi = N/5 T1 T2 T3 32

33 Esempio di bus condiviso: banda non scalabile (2) Banda disponibile costante La banda disponibile per initiator decresce quando il numero di initiator cresce Banda disponibile individuale Banda disponibile N o di rinitiator N o di initiator 33

34 Esempio di bus condiviso: scalabilità di sistema limitata Congestione Path di richiesta Carico capacitivo I1 I2 I3 sel T1 T2 T3 Origine della congestione Carico capacitivo I1 I2 I3 Path di risposta sel Congestione T1 T2 T3 34

35 Crossbar Insiemi di fili diversi per target diversi Full crossbar: tanti insiemi di fili quanti sono I target Partial crossbar: più di un insieme di fili, ma meno del numero totale di target Maggior numero di fili Prestazioni massime in caso di full crossbar (tante transazioni quanti sono i target) 35

36 Limitazioni del crossbar Banda disponibile maggiore, ma frequenze di lavoro limitate da problemi fisici (maggiore congestione, carico capacitivo maggiore, accoppiamento maggiore) I1 I2 I3 sel T1 T2 BW = 3N sel T3 sel 36

37 Altre limitazioni Efficienza dei fili limitata Bus di richiesta e di risposta separati Assenza di separazione tra informazioni di controllo (header) e dati (payload) Flessibilità limitata Strutture dei bus e interfacce specifiche Quality of Service (QoS) limitato Impossibilità di gestione di diverse classi di traffico Consumo di potenza Switching activity elevata a causa del gran numero di fili P dyn = ½ C load f Vdd 2 Sensibilità al deadlock Assenza di architetture regolari 37

38 Protocolli (1) Protocolli a basse prestazioni (STBus tipo 1, AMBA APB) Semplice handshake (req/gnt o val/ack) Limitato set di operazioni supportate Basso costo Solitamente usato per accessi a registri Protocolli ad altre prestazioni (STBus tipo 2, AMBA AHB) Split transaction Simmetria Ordine DMA, Coprocessori 38

39 Protocolli (2) Protocolli ad altissime prestazioni (STBus type 3, AMBA AXI) Split transaction Asimmetria Disordine Usato da CPU avanzate e DMA multicanale 39

40 Vista software Programmabilità Schemi di arbitraggio Mappa di memoria dei target Registri memory mapped Frequenza di programmazione relativamente bassa (inferiore a 200 MHz) 40

41 Sistemi di prossima generazione Maggiore capacità computazionale delle IP Maggiore richiesta di banda delle IP Ridotto ritardo delle porte logiche, maggiore ritardo delle interconnessioni Effetti Deep Sub Micron (DSM) Il bottleneck sarà l interconnect 41

42 Roadmap della tecnologia CMOS La tecnologia a 45 nm mostrerà limitazioni nelle interconnessioni e effetti DSM Il ritardo di propagazione sarà dell ordine di 120/130 cicli di clock L 80% del critical path sarà dovuto al ritardo delle interconnessioni 42

43 Concetto di Network on Chip Flexible and scalable on-chip packet switching micronetwork Approccio a strati (livello transporto, rete, data link, fisico) Pacchetto = header + payload wormhole routing (flit-based) Virtual channel/network (immunità al deadlock, QoS) 43

44 Topologie di NoC 1D Mesh 2D Mesh Ring Torus Hypercube Butterfly Fat tree 44

45 Virtual Channel Output A Router 0 Router 1 Router 2 Packet α Router 3Output B Packet β FIFO multiple per ogni porta Contese ridotte sui link 45

46 Routing Source-based routing: il cammino (path) da seguire è codificato nel pacchetto stesso Destination-based (distributed) routing: il pacchetto specifica la destinazione, il router determina il cammino da seguire Deterministico: il path è sempre lo stesso Adattativo: il path può variare a seconda delle condizioni di traffico e/o di problemi HW Routing casuale: path diversi vengono scelti per bilanciare il carico della rete 46

47 Flow Control Store-and-forward: il router aspetta di ricevere l intero pacchetto prima di propagarlo al successivo router Cut-through/wormhole: il router controlla l header, seleziona il path e inizia la propagazione immediatamente Handshake: val/ack o credit-based 47

48 Benefici del NoC (1) Architettura modulare (NI, router, physical link) Scalabilità di banda e di sistema Ridotto numero di wire Scalabilità di sistema Problemi di intergrazione fisica ridotti Maggiore frequenza operativa Alta flessibilità Grazie alle NI e all unico formato di pacchetto all interno della rete Alta wire efficiency Grazie al multiplexing di header e payload e al multiplexing del traffico di richiesta e risposta sullo stesso canale 48

49 Benefici del NoC (2) Maggiore banda disponibile (aggregate throughput) grazie ai router Individual throughput Aggregate throughput N o of routers N o of routers Possibilità di immunità al deadlock (in accordo alla teoria del channel dependency graph, CDG) Grazie a strutture piu regolari 49

50 Benefici del NoC (3) Supporto del QoS grazie ai Virtual Channels (VC) che permettono di gestire diverse classi di traffico Consumo di potenza ridotto Grazie al ridotto numero di wire, alla ridotta switching activity, al ridotto carico capacitivo Posisbilità di applicare tecniche avanzate grazie all approccio a strati (modello ISO-OSI) Comunicazione asincrona Comunicazione mesocrona Comunicazione seriale application transport network data link physical physical link NI router 50

51 Protocollo a strati Transport Layer: responsabile per la trasmissione di informazioni end-to-end Network Layer: responsabile per la trasmisisone di informazioni di routing (path, priority) Transport Payload Header Network Payload Header 51

52 Deadlock Livelock: pacchetti in movimento senza mai avvicinarsi alla destinazione finale Deadlock: pacchetti in mutua attesa nella rete (dipendenze tra path nel channel dependncy graph) Low level deadlock (topologia + routing) High level/protocol deadlock (protocollo end-toend) 52

53 Application Mapping (1) 1 NI Initiator 2 NI Target Router Initiator IP/subsystem Target 53

54 Application Mapping (2) 1 NI Initiator 2 NI Target Router Initiator IP/subsystem Target 54

55 Topologie a confronto: Link 250 RING SPIDERGON 200 2D GRID

56 Topologie a confronto: Diametro 35 RING 30 SPIDERGON 2D GRID

57 Topologie a confronto: Latenza 57

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