Nuovi sviluppi x86 CALCOLATORI ELETTRONICI LM

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1 Nuovi sviluppi x86 CALCOLATORI ELETTRONICI LM 1

2 CMP Chip Multi Processor In questo contesto I/O indica qualunque comunicazione con il mondo esterno (I/O vero e proprio, memoria, cache esterne etc.). Shared cache indica L2 o L3 poiché L1 è sempre integrata con la CPU 2

3 Vantaggi Minimo tempo di latenza nel passaggio di dati Nessun ingombro del bus Possibile allocazione dinamica della cache fra le due CPU Svantaggi Complessità realizzativa. Il controller deve valutare in tempo reale le necessità delle due CPU per l allocazione dinamica e un errore può bloccare uno dei due core. La larghezza di banda della cache deve essere molto superiore dovendo servire due CPU Se l accesso è multiporta (ovvero in parallelo) ulteriore complessità. Se invece solo coda delle richieste riduzione dell efficienza Il progetto NON permette la realizzazione di un sottoprodotto con una sola CPU (la cache non è divisibile) 3

4 Vantaggi Minore complessità realizzativa rispetto al precedente Permette una facile realizzazione di versioni semplificate con una sola CPU Svantaggi Impossibilità di riconfigurazione dinamica (ovvero load balancing dinamico) Necessita di un progetto molto accurato del controller di I/O Traffico fra le caches incide sulla performance (utilizzando l interfaccia di I/O) anche se non incide globalmente sull efficienza del bus 4

5 Vantaggi Di fatto doppio processore e quindi più problema tecnologico che progettuale Facile sottoprodotto con un solo Core Minori problemi realizzativi essendo possibile testare preventivamente il singolo processore Mediante tecniche appropriate si può ridurre il consumo globale Minore time to market (progetto di fatto di singolo core) Shared package Svantaggi Grave: anche la comunicazione fra i due processori impatta sull efficienza del bus Doppio carico elettrico sul bus (ridotto con opportuni accorgimenti altrimenti ne soffre la larghezza di banda carico=condensatori=rallentamento) 5

6 Buffer Overlow Tipica tecnica utilizzata dai virus per mandare in crash i PC o per eseguire codice non previsto Sfrutta buchi del software (tipicamente dei sistemi operativi) Esempi Due buffer A e B Dati A A A A A A A A B B x y Viene scritto un dato in A più lungo della sua dimensione sovrascrivendo quindi dati di B A A A A A A A A B B overrun D a t o f a l s o y La cosa può essere utilizzata anche nella zona dello stack (ad esempio l overflow accedendo ai dati accessibili all utente sovrascrive l indirizzo di ritorno!) permettendo di mettere in esecuzione un programma virus Il sistema (utilizzato anche da altri processori come AMD) crea differenti aree di memoria (permesse e non permesse) e il tentativo di inserire o eseguire codice nelle aree non permesse (ove si annida codice virus) viene bloccata 6

7 Enhanced SpeedStep Technology Già usato nei Pentium M Permette di abbassare il voltaggio operativo (minore consumo della batteria) e corrispondentemente abbassa la frequenza di funzionamento Esempio per Pentium M 1,6 GHZ Voltage Clock V 1.6 GHz 1.42 V 1.4 GHz V 1.2 GHz V 1 GHz V 800 MHz V 600 MHz Vi sono differenti linee di alimentazione per le differenti unità funzionali: se di alcune non se ne prevede l uso vengono spente 7

8 Intel Virtualization Technology Esistono software di virtualizzazione (ex. VMware) che si interpongono come strato fra l hw e il sistema operativo (ovvero realizzano un hardware virtuale) presentando al mondo esterno più processori virtuali permettendo di eseguire contemporaneamente più sistemi operativi (v. Nehalem) Da non confondersi con il multitasking (più processi eseguiti contemporaneamente) il multicore e l hyperthreading (multitasking a livello hardware che dà luogo a due processori virtuali a livello fisico) Il virtualizzatore dispone di hardware specifico che favorisce la virtualizzazione software Simile al caso delle n macchine virtuali capaci ciascuna di eseguire codice

9 Intel Virtualization Technology App.1 App.1 App.1 App.1 App.1 App.1 Sistema operativo Sistema operativo CPU CPU1 CPU2 Multitasking Multitasking + Multithreading App.1 App.1 App.1 App.1 App.1 App.1 App.1 App.1 App.1 Sistema operativo 1 Sistema operativo 2 Sistema operativo n CPU Virtuale 1 CPU Virtuale 2 CPU Virtuale n Virtualizzatore (software) CPU1 CPU2 Multitasking + Multithreading + Virtualizzazione 9

10 Estensione a 64 bit EM64T Permette l impiego del processore a 32 o 64 bit (compatibility o 64 mode scelta via istruzione privilegiata) In modo compatibile permette l esecuzione di OS a 64 bit in modalità 32 bit e programmi a 32 e 16 bit senza modifiche (con i loro relativi spazi di indirizzamento 4 GB e 1 MB) In modo 64 bit sono permessi anche OS e programmi a 64 bit In modo 64 bit lo spazio di indirizzamento può arrivare a 64 exabytes (2**64 bytes 2**32 x 2**32 bytes - 4Gx4GB). 8 registri addizionali architetturali chiamati R08-R16 a 64 BIT I registri tradizionali sono estesi a 64 bit 16 Registri MMX a 64 bit Implementata anche negli ultimi XEON RAX EAX AX AH AL

11 Core 2 Dalla fine del 2005 Intel ha deciso di dismettere per i nuovi processori l architettura NetBurst (P IV) Nuova architettura denominata Core nata per il multicore Obiettivi: bassi consumi e alte prestazioni Evoluzione di P6 e Pentium M (principalmente) Pipeline a 14 stadi Sviluppato in Israele Multicore con Out Of Order Mentre PIV tendeva ad aumentare le prestazioni accelerando il clock, Core si rivolge al multiprocessing grazie alla possibilità di ridurre sempre più la dimensione dei transistors. Inoltre minore dimensione dei transistor significa anche cache on-chip più grandi 11

12 Core 2 CORE Pipeline 0 CORE Pipeline 1 L1 Core 0 L1 Core 1 L2 - condivisa NB: in figua il prefetcher include la cache I L1 Interfaccia FSB N.B. ci sono molte differenti versioni di Core. Esempi: 1) Merom (mobile - basso consumo) 2) Conroe (primo realizzato - desktop) 3) Bloomfled (fine 2008 server - quadcore) 12

13 Core 2 13

14 Core (d ora in poi tralasciamo il 2) Lancio sul mercato: Luglio Tutto è migliorato nella pipeline Core: più logica di decodifica (1 + 3 decoder 7 u-op), maggiore dimensione del reorder buffer, più slot nelle reservation stations, più hardware di esecuzione etc. Circa 300 (plus) milioni di transistor, clock fino a 2.66 GHz Inoltre caratteristiche nuove specifiche fra cui un sofisticato sistema di riduzione dei consumi che non solo spegne unità funzionali ma anche parti di unità funzionali attive e non utilizzate. Ad esempio delle vie dei bus interni sono attivate solo quelle specificamente necessarie per ogni istruzione Più NON significa sempre più veloce. Ci sono limiti intrinsechi al numero di istruzioni che possono essere eseguite in parallelo, ci sono i limiti della larghezza di banda dei trasferimenti etc. Per ogni core due caches L1 (Istruzioni e Dati): Istruzioni -> 32 (o 64) KB 8 Way Dati->32 (o 64) KB 2/8 Way No trace cache Cache L2: 2-4 MB indifferenziata Le caches di dati di primo livello possono scambiarsi informazioni direttamente senza passare per il bus 14

15 Core Microarchitecture Progettato per dual core superscalare 4, 36 bit indirizzo fisico, 48 bit di indirizzo virtuale L2 shared inclusive unificata D e I se architettura dual core ogni core usa la porzione che gli serve Inoltre se i due cores utilizzano le stesse istruzioni è possibile la condivisione delle stesse Nell architettura Core è stata abbandonata la tecnologia multithread (in quanto Core intende essere un architettura a basso costo e basso consumo) 15

16 Advanced Smart Cache La cache L2 NON condivisa ha vari svantaggi: possibile replica degli stessi dati nelle due caches snoop attraverso il FSB partizionamento statico del silicio Vantaggi della condivisa: Nessuno degli svantaggi precedenti Possibilità di una suddivisione dinamica del silicio in funzione delle necessità dei due cores Cache L2 indipendente Cache L2 condivisa 16

17 Core Microarchitecture Prefetch inteligente: buffer da 2x16=32 bytes (come in P6). Il sistema cerca di indovinare i dati che saranno necessari. Ad esempio se vengono richiesti i dati agli indirizzi allora il sistema si approvvigiona anticipatamente (compatibilmente con la disponibilità del bus) del dato all indirizzo 7. Più precisamente ogni Core 2 dispone di 2x3+2=8 prefetchers (due per i dati e uno per le istruzioni per ogni Core più due prefetchers per la L2 condivisa). Le politiche di prefetch possono essere modificate a seconda del modello e del tipo di utilizzazione (mobile, server, desktop) L algoritmo di prefetch (ignoto nei suoi dettagli) è molto sofisticato e tiene conto delle sequenze di accesso alla memoria per predire le prossime richieste e anticiparle 17

18 Loop detector Core Sfrutta l individuazione di loop in hardware Evita il fetch e la predizione ripetuta dei branch Permette la disattivazione selettiva dei blocchi per ridurre i consumi Ma richiede la decodifica a ogni ciclo Branch Prediction Fetch Loop Stream Detector Decode 18 istruzioni 18

19 Pipeline Core La pipeline è a 14 stadi, leggermente più lunga del P6 (12 stadi). I due stadi ulteriori sono probabilmente inseriti per compensare i ritardi di propagazione sui conduttori e aumenti futuri di velocità del clock. Una seconda alternativa è che i due stadi siano stati inseriti per la gestione delle fusioni (v. dopo) Il reorder buffer è di 96 u-ops (in confronto con le 40 del Pentium M e le 126 dello Xeon a causa del multithread) La gestione delle reservation station per ogni core (memory/non memory) è unificata (non distingue fra unità funzionali) ed è basata su un numero maggiore di entries per garantire più u-ops in transito a causa del maggior numero di unità di esecuzione Si noti che il numero stesso di istruzioni in flight è ulteriormente aumentato dalla operazioni di fusione (v. dopo). La finestra di istruzioni di Core è quindi maggiore di quanto il solo incremento di RS e ROB potrebbe far credere 19

20 Architettura Core Ristruttura i dati per fornirli alle VALU. Operazioni su 128 spezzate in due operazioni da 64 bit 6 Porte Porta: via fisica di accesso (bus) alle unità di esecuzione 20

21 Core Microarchitecture u-ops 7 u-ops/clock Registri ia32 6 ports ALU potenziate 21

22 Macro fusione Nel decoder principale coppie di istruzioni di macchina possono essere fuse (tipicamente le istruzioni IA32 di compare and test vengono fuse con le istruzioni di branch). L unico limite è che una sola istruzione macrofusa può essere generata ogni ciclo. Questo comporta una maggiore complessità del decoder, delle ALU e della Branch Execution Unit ma è compensata, a parità di condizione, da un minor numero di u-ops in transito (e minore occupazione e più rapido svuotamento di RS e ROB, maggiore potenza apparente delle ALU) e quindi un minor consumo in ultima analisi load EAX, [mem1] cmp EAX, [mem2] jne Target di fatto viene tradotta in load EAX, [mem1] cmp EAX, [mem2] + jne Target (test and branch) 22

23 Core Front End Stadio di predecode e fusione: individua la lunghezza delle istruzioni e i relativi confini. Non vi è più la trace-cache che statisticamente non ha dato risultati eccezionali. 4 decoders (uno complesso e tre semplici 7 uops/clock una in più del P6) Microfusione: due o più m-ops derivanti da una stessa istruzione IA32 possono essere fuse in un unica u-op Con la combinazione di Macrofusione e Microfusione si ha una riduzione media del 10% delle u-ops. Maggiore probabilità di tenere impegnate le unità di esecuzione:meno u-ops e maggiore possibilità di parallelismo dovuto al maggiore numero di istruzioni di partenza da cui scegliere la sequenza Out Of Order BTB come in Pentium M 23

24 Front End P6 Core Core: un decoder semplice in più: 7 microops /ciclo I decoders semplici sono in grado di decodificare un range maggiore di istruzioni e ci si avvicina a una microoperazione per ogni istruzione 24

25 Architettura di dispatching P6 5 porte Nel P6 originario le porte 0 e 1 sono riservate all aritmetica mentre le altre 3 sono utilizzate per l accesso alla memoria. (Si noti che la porta 1 viene utilizzata anche per il calcolo dell indirizzo di branch) 25

26 Core Core 6 porte Una porta di dispatch (totale 6) in più dedicata alle istruzioni logiche e aritmetiche. Una (simple) integer unit in più rispetto a Pentium M. In totale fino a un max di 3 u-ops (port 0, 1 e 2) eseguite per clock (escludendo ovviamente Branch Execution Unit e Memory Address Unit port 3,4 e 5 che di fatto non generano risultati). Il sistema non è però simmetrico: le moltiplicazioni FP possono essere eseguite solo su una FPU e altrettanto vale per le FADD Molte istruzioni richiedono più clock per l esecuzione ma questo non blocca però le porte. Ad esempio la porta 1, una volta avviata una FADD all unità di esecuzione relativa è libera per avviare istruzioni intere alla IEU 26

27 Unità di esecuzione intera Tre unità di esecuzione intere ciascuna capace di operazione a 64 bit in un solo ciclo di clock. Una per operazioni complesse (CIU Complex Integer Unit) e due per operazioni semplici (SIU) come le addizioni. Ovviamente una lavora in parallelo con la Branch Execution Unit Tre operazioni reali per ciclo (a differenza di tutti gli altri processori ove le operazioni sono due) Unità di esecuzione floating point Due unità capaci di istruzioni scalari e FP. Una unità per operazioni più semplici come la somma 27

28 Istruzioni di accesso alla memoria La fase di esecuzione delle Load e Store è assai più complicata di quella ad esempio delle istruzioni aritmetiche. Innanzitutto perché richiedono l accesso al register file (calcolo degli indirizzi) e perché debbono accedere alla cache dei dati. L accesso alla L1 dei dati è sempre più lenta dell accesso al renamed register file ma vi è sempre la possibilità che si debba accedere alla L2. Nel P6 e nei suoi successori le istruzioni di Load e Store sono inserite dal ROB (quando committed) in una coda speciale FIFO chiamata MOB (Memory Reorder Buffer) ma in certi casi (memory aliasing) sono possibili dei sorpassi (delle Load) 28

29 Disambiguation della memoria Le operazioni di ritiro delle u-ops (e quindi modifica dei registri e memoria e le relative letture) debbono necessariamente essere eseguite in ordine nelle architetture Out Of Order. Ma: Memory aliasing Vi sono due possibilità: la Store avviene allo stesso indirizzo della Load (caso A) oppure no (caso B) Nel caso A la Store deve precedere la Load mentre in quello B no Nel caso A si parla di Memory aliasing Statisticamente nel 97% dei casi si ha il caso B ma nel caso del P6 e del PIV a causa della presenza di situazioni A (3%) nessuna Load può essere eseguita 29 prima delle Store. Grossa perdita di performance

30 Disambiguation della memoria Clock Nel caso A l indirizzo viene calcolato al clock 1 e la store viene eseguita nel ciclo 2. E necessario aspettare un altro ciclo affinchè la memoria sia aggiornata (3) poi si può eseguire la load che richiede anch essa i cicli 4 e 5 per aggiornare il registro. (Si ricordi che una Load in ogni caso «impegna»la locazione di memoria indirizzata che quindi non può contemporaneamente essere utilizzata per una store) Finalmente al sesto ciclo la somma può avere luogo. Se però il processore individua che ci troviamo nel caso B non dobbiamo attendere l aggiornamento della memoria dovuto alla store e abbiamo la sovrapposizione di operazioni riportata in figura: si è risparmiato un ciclo di clock su 6 (più del 15%) 30

31 Disambiguation della memoria Nel caso di Core si ha addirittura la situazione B-2 in cui la load è anticipata prima della store, risparmiando 3 cicli rispetto alla situazione A e due rispetto alla B. Questo è possibile mediante un algoritmo presente in Core che analizza le istruzioni (u-ops) e predice la presenza o meno di memory aliasing. Naturalmente come nel caso della predizione del branch l algoritmo può fallire con penalità della pipeline (flushed) ma percentualmente il vantaggio è molto forte. 31

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