Appunti di calcolatori elettronici L S (prof. G. Neri) di Riccardo Gregori 26/04/2007

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1 Appunti di calcolatori elettronici L S (prof. G. Neri) di Riccardo Gregori 26/04/2007 Appunti del corso di Calcolatori Elettronici L S tenuto dal prof. Giovanni Neri A.A. 2005/2006

2 DataSheet 88/4x: Appunti La scheda è una scheda di reale produzione, basata sul processore 8088, di tipo single boarded computer, ovvero contiene al suo interno tutti i dispositivi necessari al corretto funzionamento del sistema. Il datasheet è costituito da 6 fogli distinti (sarebbe impossibile rappresentare in un unico foglio l intera densità circuitale), ognuno caratterizzato in basso a destra da un riquadro descrittivo detto cartiglio. Il cartiglio contiene, oltre alle informazioni sull azienda produttrice, il nome dell autore del disegno e del revisore, la data di stampa, il numero di revisione ed un codice interno (utilizzato per distinguere i disegni intermedi tra due revisioni successive). La scheda è progettata per essere utilizzata con un 8088 in maximum mode (ciò consentiva di pilotare correttamente il coprocessore matematico 8087 posto alla destra del processore stesso). L 8088 è il chip posto al centro del foglio 1. Il funzionamento in maximum mode si evince dalla messa a terra (segnale logico 0) del piedino 33. Con il processore in maximum mode, i segnali generati da alcuni dei piedini dell 8088 cambiano di significato: in particolar modo, i piedini 26, 27 e 28 generano 3 segnali di stato detti S0, S1 ed S2, i quali danno informazioni sullo stato corrente del processore. I segnali di stato sono posti in ingresso ad un 8288 (posizione E2 foglio 1), il quale genera a sua volta i segnali IORD*, IOWR*, MEMRD*, MEMWR*, ecc nececessari per rendere il sistema equivalente ad un sistema pilotato con un 8088 in minimum mode. L 8288 è dotato di un segnale di stato AEN* che, 1 D ora in poi la notazione sarà XN fy con X riga, N colonna ed Y numero di pagina del foglio su cui si trova il componente. Pagina 1 di 75 [rg]

3 se a 0, sta ad indicare che le uscite di tale dispositivo sono poste in 3 state verso il bus, in modo da consentire una corretta cooperazione con eventuali Controller DMA. Richiedono una nota particolare i piedini 24 e 25, connessi ai segnali QS0 e QS1. L 8088 dispone al suo interno di una forma larvale di prefetch delle istruzioni: quando il bus non è occupato da trasferimenti, il processore si porta avanti col lavoro caricando alcuni byte di istruzione (i 4 byte corrispondenti alle istruzioni successive da esegure) in 4 registri interni. I segnali QS0 e QS1 servono appunto per indirizzare uno dei 4 registri. Alcuni dei segnali del datasheet sono dotati di nomi espliciti; a questo proposito, è importante notare la presenza, a bordo pagina di ogni foglio, di rimandi utilizzati in modo da semplificare la progettazione top down e facilitare il riconoscimento dei segnali tra i vari fogli. Tra i segnali rimandati possiamo notare, ad esempio, segnali monodirezionali quali NMI (interrupt non mascherabile sensibile ai fronti interrupt di tipo 2) o segnali bidirezionali quali MEDT0 7 (bus dati di 8 bit da/verso la memoria). Ovviamente, alcuni segnali dal significato omologo possono essere raggruppati nel disegno in un unico filo in modo da evitare l aggiunta di inutile complessità al progetto. Questi fili, che usualmente sono disegnati ingrossati, sono detti bus (è il caso di MEDT0 7). Altra nota di carattere grafico : le uscite volanti dei dispositivi devono comunque essere connessi a dispositivi virtuali che servono per evitare eccezioni se si utilizzano tool automatici per il disegno delle schede. Per la generazione del clock sono utilizzati due oscillatori ibridi (amplificatori operazionali con quarzo) posti in H1 f1. Ogni oscillatore è dotato di 4 piedini: uno di appoggio, due di alimentazione ed uno d uscita. L uscita di ogni oscillatore passa, prima di arrivare sul piedino, per un trigger di Schmidt che squadra l onda. La presenza di 2 oscillatori è giustificata dal fatto che la scheda supporta 2 tipologie di 8088: ad 8MHz o a 5MHz 2. 2 La modalità di funzionamento del processore 8088 prodotto da Intel richiedeva un onda quadra alta (valore logico 1) per 1/3 del periodo di clock, e bassa (valore logico 0) per 2/3 di tale periodo. Pe questo motivo, tipicamente si adottavano oscillatori con una frequenza tripla rispetto a quella necessaria. L oscillazione veniva poi divisa in 3 da un componente posto a valle (8284). Pagina 2 di 75 [rg]

4 A valle dei due oscillatori, un 8284 ne prende in input i valori e produce un segnale diviso per 3 o per 2 (CLK). È importante notare la presenza, sul filo connesso al piedino CLK, di una resistenza in serie. Tale resistenza, accoppiata alla capacità parassita del cavo, da luogo ad un partitore RC utilizzato per attenuare la ripidità dei fronti del segnale di clock, che può dar luogo a fenomeni di rifrazione del segnale. Infatti, un segnale propagato su di un conduttore di lunghezza uguale alla sua lunghezza d onda, si rifrange propagandosi all indietro. Interferendo con se stesso, esso può dar luogo ad 1 (uni) sporchi che possono compromettere il corretto funzionamento del sistema. L 8284 è inoltre dotato di un multiplexer interno che gli consente di poter gestire contemporaneamente 2 sorgenti per il segnale READY, utilizzato per gestire la sincronizzazione con periferiche lente. Il clock in uscita dall 8284 deve inoltre essere immagazzinato e correttamente amplificato (in pratica, bufferato) per renderlo in grado di pilotare tutti i componenti della scheda. Passa quindi direttamente in un 74HC240, un buffer costituito da 2 serie di 4 invertitori con dei 3 state sulle uscite, che però in questo caso sono sempre attive (i piedini 1G* e 2G* sono connessi a massa). Al di sopra del 74HC240 vi è l 8288, il chip che prende i segnali di stato del processore e genera i segnali di comando IORD*, IOWR*, MEMRD*, MEMWR*, ecc. I segnali di comando sono generati mediante circuti elementari quali decodificatori e contatori. Successivamente, l introduzione di 8088 prodotti da altre case madri ha comportato la necessità di clock quadri (1 per un semiperiodo, 0 per l altro semiperiodo): per tali processori, era sufficiente avere un oscillatore di frequenza doppia rispetto a quella richiesta. Pagina 3 di 75 [rg]

5 Al di sopra dell 8288 è possibile individuare un 8254, circuito dotato di 3 contatori programmabili separatamente. Ognuno dei 3 contatori è collegato (tramite il piedino CLKn) ad un oscillatore differenziale che svolge il ruolo di clock per ogni singolo contatore; il secondo contatore è connesso, tramite il piedino CLK2, ad un oscillatore dedicato con frequenza pari a MHz: tramite questo contatore, il processore riesce a sincronizzare le comunicazioni con i dispositivi esterni che avvengono tramite la porta seriale. Particolare rilevanza ha inoltre il segnale SYSTICK, uscita del piedino OUT0: è un segnale particolare utilizzato dal processore per avere un riferimento temporale fisso da utilizzare nelle operazioni strettamente time dipendent. La riga B contiene una batteria di 373 il cui campionamento è attivato dal segnale ALE connesso al piedino di C_EN (chip enable), le cui uscite possono essere messe in 3 state durante i cicli di DMA dal segnale HOLDA connesso al piedino OC* (output control): tale batteria di latch opera il demultiplexaggio degli indirizzi posti sul bus A0 19. Il 373 più a sinistra (B2 f1), oltre a memorizzare i bit d indirizzo A15 19, memorizza anche i segnali di stato del processore (S0 2): ciò è dovuto al fatto che, se osserviamo bene la tabella dei significati dei segnali di stato a pagina 1, possiamo notare che alcuni di essi possono essere decodificati in modo quasi diretto. Il segnale S2, ad esempio, chiaramente sta ad indicare la tipologia di operazione di trasferimento da eseguire (da/verso I/O o memoria). È lecito chiedersi come mai i progettisti della scheda hanno deciso di latchare con dei 373 anche la parte alta degli indirizzi, che tipicamente rimane invariata durante tutto il ciclo di bus. Essenzialmente: Per poter pilotare la memoria, tali segnali devono avere necessariamente una bassa impedenza d uscita: i latch assolvono il ruolo di buffer amplificando e rigenerando i segnali presenti sul bus. Inoltre, in questo modo la struttura complessiva della scheda è maggiormente uniforme: ciò comporta un notevole vantaggio economico in termini di risparmio sui tempi di progetto. Le memorie sono poste, nel progetto, in corrispondenza delle righe B e D del foglio 2. Si possono contare in totale 9 chip di tipo ROM, RAM o EPROM. In C8 f2 possiamo individuare la eprom contenente il programma iniziale (bios) della macchina 3 : lo zoccolo su cui è montata supporta chip da 16, 32 o 64Kb di memoria 4 (la programmazione avviene utilizzando i jumper posti appena alla sua destra). 3 Al reset del sistema, il processore carica (FETCH) i byte posti 16 locazioni di memoria prima dell ultimo byte indirizzabile, interpreta le istruzioni in esso contenute e procede con il caricamento del software di base. Tipicamente tale locazione di memoria corrisponde appunto ad una cella della EPROM. 4 Ricordiamo che le EPROM (come le memorie ROM in generale) sono fabbricate di dimensione pari agli esponenti di 2 (4Kb, 8Kb, 16Kb, 32Kb, ), mentre le memorie di tipo RAM sono fabbricate di dimensioni pari agli esponenti di 4 moltiplicati per 2 (8Kb, 32Kb, 128Kb, ) Pagina 4 di 75 [rg]

6 La taglia della eprom può essere discriminata collegando i pin A14 ed A15 all alimentazione (in caso di taglie inferiori) oppure ai segnali ADR14 ed ADR15 (in caso di eprom da 64Kb). Il segnale CE (chip enable) è generato da una PAL di tipo 12L10 in posizione E9 f2. Per evitare di dover cambiare la tale PAL nel caso in cui cambiasse la taglia della eprom, sono previsti due segnali connessi ai pin I1 ed I7 (SIZESEL0 e SIZESEL1, provenienti da un altro foglio), che possono essere eventualmente collegati ad una rete di pull up oppure a massa. Essi svolgono a tutti gli effetti il ruolo di jumper permettendo di selezionare la taglia della PAL. A sinistra della eprom possiamo individuare 2 coppie di zoccoli, ognuna connessa ad un unica fila di jumper. All interno di ogni coppia di zoccoli è possibile montare chip di tipo RAM o ROM. Tra i segnali jumperabili vi è un particolare segnale detto PRWR* (protected write), proveniente da un altro foglio, di cui parleremo più a fondo in seguito. Notiamo inoltre il particolare percorso dei segnali di CHIP ENABLE di queste memorie: essi non provengono direttamente dalla PAL (come ci aspetteremmo), ma passano attraverso dei gate OR strani insieme al segnale MPRO (memory protect). MPRO è un particolare segnale, generato da un circuito autonomo non collegato all alimentazione standard (circuito che alimenta anche questi strani OR ), che diventa attivo non appena si ha un calo di alimentazione. Connesso al CE delle memorie, ne previene la scrittura da parte del processore. Se volessimo inoltre essere sicuri che tali cali di tensione non comportino perdite di dati dalle memorie volatili, solitamente anc esse vengono connesse allo stesso circuito autonomo a cui sono connessi gli OR (la famosa batteria della scheda madre). Gli zoccoli in basso (fila E) sono dedicati alle RAM (come si può notare, per questi zoccoli il jumperamento è meno articolato). Come detto in precedenza, l alimentazione di queste ram può avvenire tramite alimentazione standard oppure attraverso il segnale 5BU (scelta effettuabile tramite jumper), il quale a sua volta proviene direttamente dalla batteria del circuito autonomo. Nel caso di RAM da 8Kb, il piedino A14 non è connesso (indicato sul chip con la sigla NC). Pagina 5 di 75 [rg]

7 È importante notare una cosa: il segnale di MEMWR* non è connesso direttamente alle RAM per problemi di sicurezza (prevenire, ad esempio, segnali spuri dovuti a disturbi elettromagnetici). Al suo posto, sono inviati i segnali PRWRn* (protected write) generati da una batteria di circuiti in posizione A3_5 f4, alla cui base sta un chip 74HC259 (registro da 8 flip flop indirizzabili singolarmente). Tale circuito è dotato di un segnale di RESET e di 3 fili di indirizzamento (A0 2 connessi a BADR1 3): occupa quindi 16 locazioni di memoria (considerando anche BADR0 che non è utilizzato); non è dotato di CHIP SELECT, ma soltanto di un segnale di write (IOWC*) connesso al filo 0 del bus di I/O. La differenza sostanziale che c è tra i segnali PRWRn ed il segnale MPRO è che il primo si limita a bloccare l accesso in scrittura verso la memoria n esima, mentre il secondo disabilita fisicamente la selezione delle memorie (blocca anche eventuali accessi in lettura). A valle del 74HC259 vi è una batteria di jumper le cui uscite sono poste in OR con il segnale di MEMWR* per generare i vari PRWRn*. Se i jumper sono aperti, i segnali PRWRn* sono disabilitati (ovvero coincidono con il segnale di MEMWR*); se invece uno o più jumper sono connessi, ed i segnali provenienti dal 74HC249 hanno valore logico 1, gli OR corrispondenti ai jumper chiusi non fanno passare il segnale MEMWR*. In fondo alla fila di OR, ce n è un ultimo non jumperato, utilizzato per proteggere da scrittura il componente NC (pos. H7 f1), circuito per la gestione della data e dell orario. Ogni dispositivo di memoria (RAM, ROM o eprom che sia) introduce nel sistema un ridardo, causato dalle proprie particolari caratteristiche circuitali, che deve comunque essere gestito correttamente da chiunque (processori, controller DMA, ecc) debba fare letture e/o scritture da/verso tali dispositivi. A tal fine, le memorie devono essere necessariamente connesse ad un circuito di wait per la sincronizzazione con il processore: il circuito, basato su di un conteggio in termini di periodi di Pagina 6 di 75 [rg]

8 clock, del ritardo massimo delle memorie (discretizzazione), consentee di generaree il segnale READY che sta ad indicare il termine del ciclo di memoria 5. di Il fatto che i ritardi introdotti dalle memorie dipendono dalle caratteristiche circuitali di ogni singolo componente può portarci a ritenere necessaria la presenza di un unico circuito di wait per ogni componente di memoria: tipicamente, però, si tende a raggruppare memorie dalle caratteristiche simili in blocchi, progettando un unico circuito di ritardo per ogni blocco che tenga conto del massimo tra i ritardi introdotti dalle singole memorie. In questo particolare progetto, tutti i componenti di memoria sono inglobati in un unico macro blocco: il circuito di ritardo è tarato per tener conto del ritardo introdotto dal circuito più lento. È possibile individuare il circuito di ritardo in posizione I6 f1: è costituito da un 74HC164 (shift register ad 8 uscite parallele) che fa da contatore, le cui uscite sonoo connesse a 3 colonne di jumper parallele. La fila più prossima al dispositivo è associata ai ritardi introdotti dai dispositivi di I/O, mentre la fila più distante è associata ai ritardi introdotti dallaa memoria. Al di sopra delle 3 colonne di jumper vi è un semplice multiplexer realizzato a NAND, il quale permette di selezionare una dellee due colonne, discriminando in base al segnale di stato S2 del processore (ricordiamo che S2 ci consente di discriminare il tipo di ciclo di bus che si sta eseguendo, se di I/O o di memoria). Il segnale d uscita del mux a NAND finisce in un NOR a 4 ingressi con altre sorgenti di ritardo, in particolar modo i segnali FSAFE (failsafe, di cui parleremo in seguito) ed INTA 6. L uscita di questo NOR, bufferata, termina nel piedino RDY2 (seconda sorgente del segnale READY) dell Ricordiamo che un ciclo di bus del processore dura per 4 periodi di clock in quanto, essendo il bus dati multiplexato, il processore deve necessariamente far passare prima gli indirizzi, poi i dati sullo stesso canale. Il segnale di READY viene campionatoo dal fronte positivo del clock nel 3 periodo (T3) del ciclo di bus. Se il valore di tale segnale è pari a 0, il processore rimane nello stato T3 continuando a campionare, finquando READY nonn diventa pari a 1. Tale segnale, però, necessita di un tempo di Set Up molto elevato: tipicamente quindi si cerca di sincronizzarlo col fronte negativo del precedente periodo di clock. 6 Essenzialmente, in fase di ricezione di un interruzione, non attendiamo il normale periodo di ritardo calcolato dal 74HC164 ma acceleriamo lo sbloccoo del processore sincronizzando il segnale di READY con il segnale INTA. Pagina 7 di 75 [rg]

9 Il segnale CLEAR del 74HC164, utilizzato per resettare il conteggio dei periodi di attesa, è connesso al segnale BLOCK* (il cui rimando è in posizione I1 f1). Qui sorge un problema: per evitare l inutile proliferazione di circuiti di ritardo, in questa scheda si è deciso di adottare un unico circuito che consenta di gestire la sincronizzazione sia con il processore 8088 che con il controller DMA. In entrambi i casi, il 74HC164 deve essere resettato all inizio di ogni trasferimento da/verso la memoria. Sebbene questo nelle comunicazioni con il processore non comporti alcuna complicazione (BLOCK* può essere assimilato al segnale ALE generato dall 8088 all inizio di ogni ciclo di bus), può dare problemi nelle comunicazioni con il DMA, il quale invia il segnale ADSTB soltanto ogni 256 trasferimenti. Per evitare tutto ciò, i progettisti della scheda hanno optato per far lavorare il DMA controller costantemente in single transfer mode, in modo da forzare la generazione di ADSTB per ogni trasferimento. I segnali A e B in input al 74HC164 provengono da degli AND ai cui ingressi sono posti dei segnali (SBXWT) provenienti da schede pluggabili sulla scheda madre, utilizzate come espansioni. Queste schede erano dotate di interfacce i cui tempi di ritardo non potevano essere previsti in fase di progetto della scheda. Quando il processore utilizzava tali interfacce, esse bloccavano il circuito di ritardo ponendo degli 0 in ingresso allo shift register, 0 ottenuti disattivando uno dei segnali SBXWT. Abbiamo tralasciato, nel discorso appena fatto, il segnale FSAFE (failsafe) in ingresso al NOR che genera il READY. Esso proviene da un 74HC123 (circuito di fail safe, appunto) in posizione I6 f3 che, in caso di errore nel ciclo di bus, sblocca il processore (che altrimenti rimarrebbe ibernato ) inviando un segnale assimilabile al READY (FSAFE). Ma come può tale sottosistema accorgersi di un blocco del processore? Statisticamente, una normale macchina esegue operazioni da/verso memoria ogni tot di tempo (ad esempio, 10 millisecondi), attivando ogni volta il segnale ALE. Ponendo in qualche modo un timeout al tempo che intercorre tra 2 successive attivazioni di ALE, possiamo accorgerci di eventuali blocchi. Il 74HC123 è costituito da un monostabile retriggerabile, con periodo di attivazione calibrato opportunamente, resettato per l'appunto dal segnale ALE. Se tale segnale non si presenta per tutta la durata del timeout del monostabile, l uscita (corrispondente al segnale FSAFE) tornava ad 1 generando il READY. Quando abbiamo discusso dei segnali MPRO e PRWRn, abbiamo citato un sistema per la rilevazione dei cali di tensione: tale circuito lo possiamo trovare in posizione A9 f3. È costituito essenzialmente da un chip specializzato (alimentato a batteria) dotato di 2 ingressi ed una uscita. I 2 ingressi, THRS (Threshold soglia) e HIST (Histeresys isteresi), sono collegati ad un partitore di tensione costituito da 4 resistenze ad alta precisione (1% di scarto max sul valore nominale) che consentono di discriminare correttamente i valori della soglia di funzionamento del sistema. Il processore funziona correttamente se alimentato con uno scarto di ±10% sul valore nominale di tensione pari a 5 Volt (tensione minima 4,5V, massima 5,5V). L ingresso di soglia (THRS), confrontato con una taratura interna al dispositivo, permette di individuare cali di tensione al di sotto della soglia critica per il processore. L ingresso di isteresi invece è utilizzato per dedurre una misura stabile del segnale di alimentazione (che può saltellare a causa dell abilitazione o della disabilitazione di dispositivi durante il normale funzionamento della Pagina 8 di 75 [rg]

10 macchina) per garantire il corretto funzionamento del sistema. Il dispositivo genera in uscita un segnale di allarme detto LOW5V il quale: In salita: si disattiva solo quando la tensione di alimentazione supera i 4,8 Volt In discesa: si attiva quando la tensione scende effettivamente sotto il valore 4,5 Volt Il segnale LOW5V, dopo essere passato attraverso una rete di pull up ed un invertitore che lo rigenera (alimentati ovviamente anch essi a batteria), termina in un NAND (pos. B9 f4) insieme al segnale EXRESIN (External Reset Input), segnale generato dalla pressione del tasto reset del PC (dotato di una rete di pull up per mantenere l uscita ad 1 in condizioni di interruttore aperto ). Parlando di pulsanti, sorge un problema: alla pressione, la meccanica che sta alla base del pulsante (molle, ecc) non consente un transitorio pulito tra i due stati di interruttore aperto o chiuso, ma genera oscillazioni del segnale dette rimbalzi, i quali possono causare problemi se inseriti direttamente nel sistema in quanto possono dar luogo a sequenze non volute di impulsi di reset che possono portare a gravi malfunzionamenti. Una possibile soluzione può essere quella di porre tali segnali in ingresso ad un monostabile retriggerabile (come viene effettivamente fatto in questo caso, è il dispositivo IC in pos. B8 f4). All attivazione di uno dei due segnali EXRESIN o LOW5V, uno 0 viene forzato all ingresso TRI* del monostabile che si attiva impedendo ad eventuali rimbalzi spuri di sporcare il segnale. L uscita di questo monostabile termina in un ulteriore NAND insieme ad EXRESIN e LOW5V, in modo da velocizzare la risposta garantendo comunque la pulizia del segnale in uscita, che prende il nome di MPRO (viene generato anche il complementare MPRO*). Quest ultimo NAND ha però un ulteriore ingresso connesso ad un segnale di OFF, proveniente dal circuito di autospegnimento, che però non trattiamo (possiamo considerarlo sempre ad 1). Subito al di sotto della rete per la gestione della protezione di cui abbiamo appena discusso troviamo un altra importante rete: è il cosiddetto circuito di watchdog 7. Il chip più grande presente in posizione D9 f4 è un contatore al cui ingresso è posta l uscita di un oscillatore 555 la cui frequenza è calibrata tramite un circuito analogico a monte. Si è optato per questo tipo di oscillatore, piuttosto che per uno al quarzo, in quanto la rete di watchdog non necessita di riferimenti temporali precisi (il quarzo costa molto di più del 555). Quando il contatore raggiunge il valore 2 13 (attivata l uscita Q13) il sistema attiva il segnale di ALERT, il quale genera un interrupt non mascherabile che costringe lo sblocco del processore. Se il blocco del processore è un blocco critico (nel caso in cui il processore non riesca a ricevere neanche i NMI), 7 Il circuito di watchdog è stato pensato per tenere traccia di eventuali disallineamenti del processore dal suo normale flusso di esecuzione. La CPU è dotata di una subrutine interna che ogni tot di tempo (stabilito in fase di progetto) invia un comando di reset ad un contatore appositamente predisposto. Se tale segnale non si presenta, dopo un dato timeout il circuito di watchdog (connesso al contatore) capisce che qualcosa non va nel flusso di esecuzione delle operazioni, e forza un reset della macchina. Pagina 9 di 75 [rg]

11 il contatore continua ad incrementarsi fino a portarsi al valore 2 14 in cui viene attivato il segnale di AUTORESET che, messo nel NAND insieme ai segnali EXRESIN e LOW5V, forza il reset della macchina 8. Il circuito di batterizzazione è un circuito molto semplice: teoricamente, bastano un diodo, una resistenza ed una batteria montati nel modo seguente: Se la tensione di alimentazione supera la tensione Vbu, attraverso il diodo passa una corrente di carica che va verso la batteria: in questo caso Vbu tende naturalmente a portarsi verso il valore Vcc Vd (tensione caratteristica del diodo). Se la tensione viene meno, la corrente tende ad uscire dalla batteria: il diodo ne impedisce la dispersione in direzione dell alimentazione. La tensione Vbu tende a portarsi al valore Vb (tensione della batteria) + Rib (valore della resistenza moltiplicato la corrente in uscita dalla batteria). Ovviamente il circuito nel disegno è un circuito ideale: nella realtà sarebbe inimmaginabile pensare di realizzare un circuito di batterizzazione simile a causa del diodo che limita fortemente la corrente in ingresso al sistema. Nel caso della nostra scheda, il circuito di batterizzazione è realizzato in posizione C7 f3 utilizzando 2 transistori PNP opportunamente interconnessi ed una batteria Nichel Cadmio da 3,6 V 36 mah. Tale circuito è connesso al resto del sistema tramite dei jumper che tipicamente vengono staccati durante il periodo di stoccaggio delle schede per evitare inutili correnti di fuga a scheda inattiva. Il circuito è attivo se il transistore T1 è connesso alla resistenza R21. 8 Qualunque macchina, in fase di avvio, ha un transitorio di carica del software molto pesante, in cui è necessario configurare tutte le periferiche. Questa operazione richiede parecchio tempo al processore, e può accadere che questo non riesca ad eseguire la subroutine di azzeramento del contatore del watchdog in tempo (il sistema verrebbe resettato all avvio!). Per evitare ciò, è stato predisposto un apposito segnale BRESET* che all avvio azzera il flip flop associato alla rete di watchdog, la cui uscita disabilita l enable del contatore. A questo punto, soltanto l arrivo di due 0 in ingresso all OR a monte del flip flop (segnali che arrivano durante la prima esecuzione della subroutine) ne riattiva il campionamento, abilitando quindi l avanzamento del contatore. Pagina 10 di 75 [rg]

12 La prima cosa da notare è la presenza di due condensatori a valle delle tensioni di alimentazione (nell ordine, uno elettrolitico monodirezionale ed uno ceramico invertibile), utilizzati per pulire l alimentazione da rumori di tipo elettromagnetico. Partiamo con l analisi statica del circuito. Esso ha 2 modalità di funzionamento, la prima corrispondente al circuito alimentato dalla tensione Vcc, la seconda corrispondente al circuito alimentato a batteria: Funz. normale Funz. batteria Vcc applicata all emettitore di T2 accende il transistore. La corrente in uscita dal collettore carica i condensatori sulla destra generando una differenza di potenziale che spegne T1 ed alimenta il segnale 5BU. Vcc non alimenta più T2, che risulta spento. Sull emettitore di T1 grava la differenza di potenziale della batteria, che è sufficiente ad accendere T1 ed alimentare il segnale 5BU. Nel medesimo sheet in cui troviamo il circuito di batterizzazione, è possibile individuare anche un 8274, un controllore seriale a 2 canali le cui uscite sono poste in ingresso a dei circuiti particolari (IC ) detti traslatori di tensione, il cui compito è quello di far passare i segnali in ingresso dai livelli di tensione tipici del sistema (0V, +5V) ai livelli di tensione specificati dall RS232 (tipicamente 12V, +12V). Tali tensioni sono necessarie a causa della particolare modalità di trasmissione delle linee seriali di tipo RS232: tale standard sfrutta infatti un canale di tipo unipolare, ovvero i dati viaggiano attraverso una coppia di cavi, uno dei quali è tenuto costantemente a massa (per dare un riferimento costante al segnale) mentre l altro fa da supporto per la trasmissione delle informazioni. Esistono comunque altre tipologie di connessioni seriali (oltre ad RS232) molto più efficienti: pensiamo ad esempio allo standard USB. USB sfrutta un sistema di comunicazione delle informazioni detto differenziale: in questo caso, la trasmissione dei dati avviene su entrambi i cavi che costituiscono il canale, sebbene su bande di tensione diverse (0 2,5 V e 2,5 5 V). Pagina 11 di 75 [rg]

13 Il ricevitore decodifica il segnale sottraendo tra loro le misure delle due tensioni ricevute: nel caso si voglia trasmettere uno zero, su entrambi i cavi verrà pilotata una tensione di 2,5 V; nel caso in cui si voglia trasmettere un 1, sul primo cavo verranno pilotati 5 V mentre il secondo cavo sarà connesso a massa. Ciò garantisce robustezza a fronte di disturbi di tipo elettromagnetico che investono simmetricamente i due canali (l operazione di differenza annulla gli effetti di tali disturbi): grazie a tale robustezza, è possibile sfruttare tensioni di alimentazione inferiori, quindi garantire una maggiore velocità di trasmissione. Esistono già in commercio connettori USB da 125 Mbit/s (USB 2.0), mentre stanno per essere messi in commercio connettori da 400 Mbit/s. Tornando alla scheda, l 8274 è stato montato opportunamente per supportare lo standard RS485 per le comunicazioni bidirezionali. È importante notare una cosa: la periferica è pilotata dal DMA controller situato nel primo foglio, il quale riceve in ingresso le interruzioni generate dal dispositivo (segnale 8274INT*). Sopra l 8274 vi è inoltre un 8255, controller dotato di 3 interfacce parallele programmabili singolarmente 9. Osservando lo schema, possiamo notare come la porta A sia connessa ad un 74LS245 il cui segnale DIR è fissato tramite jumper al valore logico 0 (Vcc + invertitore). Ciò ci fa dedurre che le uniche due modalità di funzionamento ammesse per il dispositivo siano il modo 0 ed il modo Le uscite della porta B terminano in 2 socket (zoccoli porta circuiti integrati) al cui interno possono essere inserite o delle reti di pull up o circuiti dotati di uscite open collector (necessari per pilotare carichi con tensioni superiori a quella standard di funzionamento del sistema, fino ad un massimo di 30 V). Anche le uscite della porta C sono connesse a socket, però in questo caso passano attraverso dei jumper che consentono, in fase di progetto, di alterare il significato dei segnali sui piedini del dispositivo in base alla particolare modalità di funzionamento delle porte A e B. Anche in questo caso, nelle socket possono essere inserite o reti di pull up oppure uscite open collector. Sia le uscite delle socket che le uscite del 245 terminano direttamente nei connettori verso il mondo esterno. Il fulcro del circuito di gestione degli interrupt è riassunto al centro del foglio 4: in posizione F6 possiamo notare una sorta di albero costituito da due bus da 8 fili (IAM0 7, IAS0 7) che possono essere connessi tramite jumper ad altrettanti segnali provenienti dai vari dispositivi presenti nella scheda, i quali rappresentano tutte le possibili sorgenti di interruzione che 9 Ricordiamo che la porta A di tale dispositivo può essere programmata per lavorare in 3 modalità differenti, chiamate modo 0, modo 1 e modo 2. In modo 2, l interfaccia supporta, sulla porta A, la comunicazione bidirezionale. 10 Le modalità di lavoro dei dispositivi programmabili come l 8255 sono decise in fase di progetto, e rimangono invariate durante il normale funzionamento della scheda. Pagina 12 di 75 [rg]

14 il processore deve gestire: troviamo ad esempio il SYSTICK, l interrupt generato dall 8274 (8274INT), il segnale di ALERT proveniente dal contatore del circuito di watchdog, il segnale FSAFE, ed i segnali TIMER1, INTSL e DMAINTL di cui parleremo in seguito. I due bus terminano in due 8259 in posizione B9 f1, connessi tra loro in modalità master slave, i quali a loro volta sono connessi direttamente al bus in uscita dal processore, bypassando i circuiti di multiplexaggio del canale (transceiver costituiti dai 245 e dai 373 immediatamente alla loro sinistra) in modo non introdurre inutili ritardi durante l operazione di risposta ad interruzione. Oltre ai normali segnali di interruzione, al di sopra dell albero possiamo notare due fili associati a due possibili sorgenti di interrupt non mascherabile (NMI0, NMI1). Questi due fili, messi in OR, convergono all interno di un AND (in pos. E7 f4) insieme ad un segnale di enable agli interrupt non mascherabili (ENNMI) proveniente dal componente 74HC259 (circuito che genera anche i segnali di PRWRn). Questo perché, in fase di progetto, un analisi accurata delle modalità di funzionamento della scheda potrebbe aver portato i progettisti a ritenere che potessero presentarsi dei casi in cui potevano essere generati degli interrupt non mascherabili spuri provenienti da sorgenti non ancora correttamente configurate; da questo l idea di introdurre un enable agli NMI. E se ci fossero malfunzionamenti nel circuito che genera tale enable? Evidentemente, in base ad analisi statistiche e/o concettuali effettuate sulla scheda, si è ritenuto che tali malfunzionamenti potessero presentarsi più raramente rispetto ai segnali spuri. Torniamo un attimo indietro al foglio 1 del datasheet, quando abbiamo parlato dei 245 da cui si dipartivano i bus: la scheda si è deciso di separare fisicamente il bus di I/O dal bus di MEM, e questo per ripartire il più uniformemente possibile il carico di corrente necessario a far funzionare tutti i dispositivi. Tale scelta implementatitva introduce però un problema: come fa l 8237 (DMA controller) ad interfacciarsi con i 2 bus? In posizione A7 f1, c è un buffer 245 associato alla parte bassa degli indirizzi, il cui pin di direzione è associato al segnale HOLDA*: quando il DMA controller è slave, gli indirizzi sono pilotati verso l 8237; Pagina 13 di 75 [rg]

15 quando invece il segnale HOLDA* è attivo (DMA controller in modalità master), gli indirizzi viaggiano dall 8237 verso il bus. Per poter interfacciare tra loro i 2 bus, l 8237 ha bisogno di un circuto di bypass: si sarebbero potuti programmare opportunamente i 245 in posizione A5,6 f1 in modo da connettere direttamente i due bus (quando questi non sono pilotati dal processore, il quale pone in 3 state le proprie uscite in corrispondenza del segnale HOLDA*); invece si è deciso di introdurre un ulteriore 245 (in posizione G8 f1), abilitato da HOLDA*, la cui direzione varia in funzione della tipologia di operazione da eseguire (da/verso memoria). Ovviamente, quando questo 245 è attivo, gli altri devono essere disabilitati per evitare interferenze elettriche sul bus. La parte alta degli indirizzi è generata sul bus dati parallelamente all attivazione del segnale ADSTB*: ciò ne consente il campionamento da parte di un 74HC373 situato appena alla destra del 245. In posizione I7 f2, un 74LS670 è utilizzato per ampliare lo spazio di indirizzamento del DMA: tale circuito è costituito da 4 registri a 4 bit, connessi ad un unica uscita che può essere posta in 3 state. Il dispositivo è indirizzabile/scrivibile come una normale periferica di I/O. Per poter selezionare quale dei quattro registri deve poi essere portato in uscita, sono utilizzati due segnali detti SELBANK0 e SELBANK1, provenienti da un codificatore (74HC148 11, in posizione I3 f4) 8 a 3, utilizzato per metà, il quale riceve in input i segnali DACK0, DACK1, DACK2 e DACK3. 11 La sigla HC identifica un circuito a CMOS. In tali tipologie di circuiti, i piedini non utilizzati possono indifferentemente essere ancorati a massa o Vcc in quanto non vi è passaggio di corrente. Pagina 14 di 75 [rg]

16 Appendice: protocollo Request Grant L 8088 montato sulla scheda lavora in MAXIMUM MODE: non riceve il segnale HOLD, ne tantomeno genera il segnale HOLDA, ma utilizza un unico piedino (REQGT) per poter gestire il protocollo di sincronizzazione con il DMA. I segnali REQ e GT (in realtà sono lo stesso segnale, bidirezionale) vengono generati a partire da HOLD e HOLDA, da una PAL dotata di registri in posizione E7 f1. Il protocollo request grantè molto semplice: quando il DMA richiede il controllo, pilota sul piedino REQGT del processore uno 0 (equivalente al segnale di HOLD) per 1 periodo di clock. Il processore, di risposta, quando pronto prenderà il controllo del canale pilotando a sua volta un altro 0 (segnale GT, equivalente ad HOLDA) per un altro periodo di clock. Al termine del ciclo di DMA, il DMA controller prenderà di nuovo il controllo del cavo pilotando un ulteriore 0 sul canale (segnale di RELEASE) per indicare al processore la fine delle operazioni. RQ GT RL Pin REQGT DMA Controller CPU DMA Controller L 8088 è dotato di due piedini REQGT0 e REQGT1, i cui segnali sono gestiti internamente in base a politiche di priorità. Pagina 15 di 75 [rg]

17 8086 Il processore 8086 è il primo processore della famiglia INTEL con bus dati a 16 bit multiplexato sulla parte bassa del bus indirizzi, che è a 20 bit. Ciò genera uno spazio di indirizzamento complessivo per la memoria pari ad 1 Mb, mentre alle periferiche di I/O sono destinati 64Kb di spazio di indirizzamento (i primi 16bit di indirizzo), come nell È dotato di una coda di prefetch più ampia rispetto a quella dell 8088 (6 byte contro 4) verso la quale vengono trasferiti non 8 ma 16 bit alla volta (quindi globalmente è più veloce rispetto a quella del suo predecessore. A parte queste piccole differenze (e la presenza del segnale BHE* che vedremo in seguito), è in tutto e per tutto simile ad un 8088: può funzionare in 2 modalità, maximum e minimum mode, è dotato dei segnali per la comunicazione con i DMAController (HOLDA) e per la gestione delle interruzioni (INTA). I registri interni sono in tutto e per tutto simili a quelli dell 8088, a 16 bit indirizzabili per byte. Una piccola differenza sta però nei registri di gestione dello stack (stack pointer, base pointer, SI e DI): questi infatti lavorano per WORD, non per BYTE, un operazione di POP dallo stack fa diminuire quindi lo stack pointer di 2 unità anziché di 1. Inoltre, l 8086 è dotato di un registro di FLAG a 16 bit, sebbene ne vengano utilizzati soltanto 9: Carry, Parity, Carry ausiliario, Zero, Sign, Trap, Interrupt Enable, Direction ed Overflow. L 8086 è un sistema non pipelined, fatta eccezione in parte per il prefetch delle istruzioni che avviene in parallelo con l esecuzione. Per quanto riguarda la segmentazione, il calcolo degli indirizzi fisici è equivalente a quello presente nell 8088: all indirizzo di segmento (presente nei registri CS, DS, SS, ES a seconda del tipo di istruzione che genera l accesso alla memoria) shiftato di 4 posizioni a sinistra (20 bit) vengono sommati modulo 64Kb il valore del registro base e dei registri Pagina 16 di 75 [rg]

18 indice, più l offset calcolato dal processore. In questo modo si ottiene un indirizzo valido compreso nel range 0 1Mb. Memorie con 8086 Per quanto riguarda l accesso alla memoria, sebbene l 8086 sia dotato di un bus dati a 16 bit, può lavorare comunque per byte. Possiamo infatti considerare il bus a 16 bit come due bus distinti ad 8 bit, che chiameremo BH (bus alto) e BL (bus basso). Sul bus basso transitano i dati destinati o provenienti ad/da celle di memoria ad indirizzo pari, mentre sul bus alto transitano i dati destinati o provenienti ad/da celle di memoria ad indirizzo dispari. Per trasferire una word a partire da un indirizzo dispari sono quindi necessari 2 cicli di bus. È possibile discriminare su quale bus sta avvenendo il trasferimento utilizzando il segnale A0 (se a 0 indica la presenza di un dato sul bus basso) ed il segnale BHE* (bus high enable, che se a 0 indica la presenza di un dato sul bus alto) come descritto nella tabella qui accanto. I segnali A0 e BHE* possono trovarsi entrambi ad 1 se non sta avvenendo alcun trasferimento dati tra memoria e processore. Per poter gestire il corretto trasferimento in memoria delle parole ad indirizzo pari e dispari su due bus distinti, la memoria logica deve essere necessariamente suddivisa in due blocchi affiancati di memoria fisica: sul primo andranno le parole ad indirizzo pari, mentre sul secondo andranno le parole ad indirizzo dispari. L indirizzo fisico di un dato di memoria sarà quindi calcolabile dividendo per 2 l indirizzo emesso dal processore, ovvero shiftando tale indirizzo a destra di 1 bit. In questo modo, A0 non è più utilizzato per l indirizzamento interno delle memorie: esso, infatti, è utilizzato per discriminare tra i bus, non per indirizzare internamente le memorie. È possibile eseguire automaticamente la divisione per due dell indirizzo emesso dal processore collegando il piedino A0 del banco di memoria con il segnale BA1 emesso dal processore, il piedino A1 con il segnale BA2 e così via. Dall immagine si evince come i segnali BHE* e BA0 vadano ad influire sui chip select dei blocchi di memoria, e non sull indirizzamento interno. Nel caso in cui avessimo più di due blocchi di RAM? Supponiamo di avere un sistema dotato di 128Kb di ram, ovvero 4 blocchi da 32Kb, come dovremmo comportarci per sintetizzare il chip select? Pagina 17 di 75 [rg]

19 Innanzitutto suddividiamo i 4 blocchi di RAM in 2 banchi da 2 blocchi ciascuno, RAM0 e RAM1, dopodichè possiamo utilizzare un decoder a 21 ingressi (i 20 bit di indirizzo più il segnale BHE*) per generare i chip select del singolo blocco di ram. Periferiche con 8086 L 8086 è compatibile con tutte le periferiche ad 8 bit pensate per l 8088, che possono risiedere o sul bus basso o sul bus alto. Se collegate al bus basso, utilizzano per l indirizzamento interno soltanto indirizzi pari, oppure soltanto indirizzi dispari se collegate al bus basso. È possibile collegare le periferiche su entrambi i bus, utilizzando dei bypass 244/245: in questo caso la periferica risponde a tutti gli indirizzi ed i dati sono trasferiti alternativamente sui due bus. Interruzioni con 8086 Il meccanismo è lo stesso dell 8088: l interrupt type è atteso dal processore sul bus basso, per cui usualmente si pone l 8259 (Interrupt Controller) su tale bus. È possibile porre l 8259 sul bus alto, ma in tal caso è necessario disporre di transceiver per posizionare l interrupt type sul bus basso. DMA con 8086 Dal punto di vista del processore il meccanismo è del tutto identico a quello dell Per quanto riguarda invece l interfacciamento del dispositivo 8237, va considerato il fatto che esso non genera il segnale BHE*: i trasferimenti avvengono sepre per BYTE, mai per WORD; i trasferimenti consecutivi si alternano sul bus basso e sul bus alto (è necessario disporre, quindi, di opportuni transceiver tra i due bus). L 8237 può risiedere su uno qualunque dei due bus. Per poter gestire correttamente il funzionamento e la programmazione del DMA controller, il segnale A0 dell 8237 deve essere connesso a BA1 quando l 8237 è slave, ed a BA0 quando l 8237 e master, e così via per gli altri piedini. Pagina 18 di 75 [rg]

20 Architetture parallele Con il termine architettura andiamo ad intendere il comportamento funzionale di un computer. È importante distinguere tra l architettura di un sistema e l implementazione di quel sistema (microarchitettura): l implementazione è infatti la rete logica che implementa quella particolare architettura (ad esempio, DLX è un architettura che può essere implementata con una rete logica sequenziale o con una pipeline). Inoltre, è importante distinguere anche tra implementazione di una architettura e realizzazione della stessa: data una particolare implementazione, possono esisterne diverse realizzazioni fisiche (esistono infiniti modi per poter realizzare una medesima funzione logica, e la stessa rete logica può essere realizzata con diverse tecnologie). L architettura di un sistema, quindi, di fatto è definita dal set di istruzioni che tale sistema riesce ad eseguire (ISA Instruction Set Architecture). L ISA di un sistema varia molto lentamente, mentre invece tende a variare molto velocemente l implementazione (IA8, IA16, IA32, ). Le architetture possono essere classificate in diverse categorie in base al livello di astrazione dell ISA corrispondente dall hardware del sistema, ovvero in base a quanto più i compiti sono affidati al software o all hardware. Dallo schema qui accanto possiamo distinguere 4 categorie di base: Architetture DEL (Directly Executable Language): riescono ad eseguire direttamente i linguaggi di alto livello. Le implementazioni presentano molto hardware dedicato alla decodifica delle istruzioni. Architetture CISC: come, ad esempio, quella del Pentium. Le istruzioni sono di livello medio alto, gran parte del lavoro di decodifica delle istruzioni è lasciato all hardware. Tipicamente le istruzioni CISC richiedono più di un clock per poter essere eseguite. Architetture VLIW (Very Long Instruction Word): Tipiche di processori dotati di più pipelines, sono a metà strada tra le architetture CISC e RISC. Architetture RISC: le istruzioni macchina sono di bassissimo livello, e tipicamente richiedono un solo clock per poter essere eseguite. Gran parte del lavoro di transcodifica delle istruzioni di alto livello in istruzioni macchina è lasciato al compilatore software. La linea di confine tra software ed hardware nell interpretazione di un ISA è detto DSI, Dynamic Static Interface, e come si può vedere dal diagramma in alto, è spostato sempre più in basso man mano che ci muoviamo dalle architetture DEL verso le architetture RISC. Pagina 19 di 75 [rg]

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