Strutture di interconnessione nei sistemi multiprocessore

Transcript

1 A cura del prof. Gino Tombolini 1 PARALLELISMO A LIVELLO DI PROCESSORE Finora il miglioramento delle prestazioni di un elaboratore si è ottenuto introducendo diversi gradi di parallelismo ai vari livelli della struttura di Von Neumann lasciando inalterata l'ipotesi di base che il flusso di istruzioni eseguite dal sistema è unico (sequenzialità e di unicità del programma attivo). Da un punto di vista quantitativo, questo significa che, se si denota con T 7 il tempo di elaborazione del programma i, il tempo T necessario per portare a termine un carico di lavoro costituito da n programmi risulta: T >= T i dove la disuguaglianza tiene conto di eventuali tempi di inattività da parte dell unità centrale. Tutte le tecniche discusse nei capitoli precedenti possono pertanto essere definite tecniche di microottimizzazione, nel senso che sono rivolte primariamente a minimizzare il singolo tempo di esecuzione T,, e solo come conseguenza finale riducono T. Qui vediamo invece alcune tecniche di macro-ottimizzazione, cioè di minimizzazione del tempo globale di esecuzione T ottenuta replicando l'elemento del sistema capace di eseguire programmi: l unità centrale di elaborazione. In altre parole, viene introdotto il concetto di parallelismo a livello di intero processore, dotando il sistema (che prende in questo caso il nome di multiprocessore) di più macchine di von Neumann autonome ma in grado di interagire, ciascuna dedicata a eseguire in parallelo alle altre, un sottoinsieme dell intero carico di lavoro del sistema. Nell ipotesi estrema che esistano n processori, la relazione precedente viene pertanto modificata nel modo seguente: T >=max(t i ) dove la disuguaglianza tiene ancora conto di possibili cicli di attesa da parte dei diversi processori ma il tempo di elaborazione totale risulta senz altro molto minore della somma dei tempi di esecuzione dei singoli programmi. Un sistema multiprocessore è solitamente caratterizzato da singoli processori aventi una struttura relativamente semplice, dal momento che l aumento di prestazioni e essenzialmente legato al numero e alle modalità di interazione dei processori presenti, e non alla velocità di elaborazione del singolo processore. Di conseguenza un multiprocessore è tecnologicamente più facile da realizzare. Infine, un sistema multiprocessore è più affidabile di uno monoprocessore: in presenza di guasti può distribuire il carico di lavoro dei processori guasti a quelli sopravvissuti (pensiamo alle applicazioni critiche). Per contro, i sistemi multiprocessore pongono problemi per quanto riguarda la loro programmazione, sia a livello di sistema operativo che di programmi applicativi. Strutture di interconnessione nei sistemi multiprocessore Una delle principali componenti che determinano la funzionalità, la flessibilità e le prestazioni di un sistema multiprocessore è la struttura di interconnessione utilizzata, cioè lo schema architetturale che consente alle diverse unità centrali presenti di condividere le risorse di sistema. Pensiamo a: prestazioni del sistema dovute alla probabilità che si verifichino conflitti di accesso alle risorse condivise o ritardi dovuti ai tempi di interazione fra i diversi processori; espandibilità del sistema in termini di numero di processori inseribili; riconfigurabilità del sistema in caso di guasti, cioè facilità di riassegnazione dei compiti. Interconnessione mediante bus condiviso Un possibile schema di condivisione delle risorse di sistema da parte di più unità centrali è rappresentato in figura, in cui si può notare come le diverse unità centrali che costituiscono il sistema multiprocessore insistono sullo stesso bus di sistema, utilizzato per accedere sia alla memoria di lavoro (fetch di istruzioni, accesso ai dati) che alle periferiche esterne.

2 A cura del prof. Gino Tombolini 2 In questo schema di interconnessione è necessario garantire la mutua esclusione per l accesso al bus di sistema da parte delle diverse unità centrali. E necessario prevedere l esistenza di un arbitro di accesso al bus che: a. riceva da parte delle diverse unità centrali presenti le richieste di accesso al bus; b. le ordini in base a opportuni criteri di priorità reciproca; c. autorizzi l unità centrale più prioritaria ad utilizzare il bus; d. vieti gli accessi al bus, da parte delle restanti unità centrali che ne hanno fatto richiesta, fino al termine dell accesso autorizzato; e. sospenda ogni ulteriore accesso, richiesto da altre unità centrali durante l accesso da parte di quella autorizzata, fino al termine dell accesso in corso. Un primo metodo di realizzare queste funzione utilizza il cosiddetto arbitraggio centralizzato, che richiede l inserimento nel sistema di una ulteriore unità operativa l arbitro a cui ogni unità centrale viene collegata mediante una opportuna linea BUSREQ per la richiesta di accesso al bus di sistema. L unità di arbitraggio è responsabile della gestione del meccanismo di priorità e mutua esclusione di accesso al bus, autorizzando una sola unità centrale mediante l attivazione della relativa linea BUSACK di accettazione della richiesta. Un secondo metodo è la realizzazione di un arbitraggio distribuito, nel quale ogni unità centrale è dotata di una circuiteria di interfaccia al bus di sistema che, prima di effettuare l accesso richiesto, verifica se il bus è libero e in caso affermativo richiede alle corrispondenti interfacce presenti nelle altre unità centrali l autorizzazione ad appropriarsene. Tale richiesta può ad esempio essere effettuata inviando su opportune linee del bus di controllo (REQPRIO) la configurazione binaria associata alla parola di priorità assegnata all unità centrale che vuole effettuare l accesso. Nel caso qualche unità centrale a priorità maggiore voglia a sua volta accedere a bus, può attivare la linea NOBUS che vieta l accesso al bus alla richiedente (la quale potrà ritentare più tardi). Se nessun divieto perviene all unità richiedente entro il tempo previsto, tale unità attiva la linea BUSLOCK di appropriazione del bus ed effettua indisturbata il proprio accesso. Sebbene più complessa, questa seconda soluzione ha il pregio di consentire l inserimento di ulteriori unità centrali senza modifiche al sistema (il numero massimo di unità centrali inseribili è infatti dato da 2 p con p = numero di bit utilizzati per la parola di priorità). La struttura a bus di sistema condiviso è caratterizzata da una complessità architetturale abbastanza contenuta. Purtroppo, presenta notevoli limiti in termini di massime prestazioni ottenibili dal sistema, a causa del fatto che ogni accesso (a memoria o a periferica) da parte dl qualsiasi unità centrale fa uso di una risorsa unica il bus stesso ed entra quindi sicuramente in conflitto con le altre unità centrali anche nel caso queste ultime vogliano accedere a zone di memoria residenti in moduli di memoria diversi (cioè in aree costituite da dispositivi diversi, corrispondenti a indirizzi differenti) o a periferiche diverse. Quindi la sequenzialità della struttura di interconnessione si comporta come una strozzatura (bottleneck) limitando in modo drastico il paralellismo del sistema. Il risultato è una limitazione abbastanza stretta al numero di processori inseribili nel sistema prima della saturazione del bus. Ipotizzando che ogni ciclo di bus di una unità centrale occupi in media il 25% del tempo di lavoro globale, si ha la saturazione dopo ave inserito 4 unità centrali ed ulteriori aggiunte di CPU non danno luogo a miglioramenti sostanziali. Occorre prevedere un parallelismi di attività a livello di rete di interconnessione.

3 A cura del prof. Gino Tombolini 3 lnterconnessione a matrice di commutazione (crossbar switch) Lo schema di interconnessione a matrice di commutazione (crossbar switch) prevede che le unità centrali del sistema multiprocessore siano collegate alle varie risorse di sistema mediante un insieme di vie di accesso organizzate a matrice, capace di garantire mutua esclusione di accesso alla singola risorsa ma completo parallelismo nel caso di risorse diverse. Ciascuna di queste vie di accesso, denominate nel seguito canali di comunicazione sono costituite da tutte le linee elettriche necessarie a indirizzare una risorsa, trasferire le informazioni da e per la risorsa, controllare tali trasferimenti; in questo senso, possono essere considerate molto simili al bus di sistema della struttura di Von Neumann classica. Se ci si limita a considerare la memoria di lavoro (per le interfacce di ingresso/uscita il discorso è perfettamente analogo) e si suppone che tale risorsa venga partizionata in m moduli separati in un sistema multiprocessore costituito da n unità centrali, la struttura risultante assume l aspetto schematizzato in figura. Come si può notare, ogni unità centrale è collegata a uno di n canali di richiesta di accesso a memoria, e ogni modulo di memoria è collegato a uno di m canali di risposta alle richieste di accesso. La connessione fra i canali di richiesta e i canali di risposta è effettuata da una matrice n x m di commutatori, in grado di collegare o scollegare il canale di richiesta entrante al canale di risposta uscente. Il funzionamento della matrice di commutazione prevede uno schema basato sui passi seguenti: a. quando l unità centrale i-esima deve accedere a una cella di memoria, l indirizzo della cella viene passato a tutti i commutatori collegati all i-esimo canale di richiesta; b. ogni commutatore analizza tale indirizzo per decidere se corrisponde a una cella contenuta nel j- esimo modulo di memoria, cui tale commutatore è collegato; c. il commutatore interessato verifica tramite la linea MEMLOCK i - se il canale di risposta j-esimo è libero, cioè se nessun altro commutatore collegato a tale canale di risposta lo sta utilizzando; d. in caso di canale occupato, l unità centrale richiedente viene sospesa; e. in caso di canale libero il commutatore lo occupa (attivando la linea MEMLOCKj) e autorizza tramite MEMGRANTi l unità centrale i-esima ad effettuare l accesso richiesto. Una struttura di questo genere è caratterizzata da una portata molto maggiore di informazioni a livello di rete di interconnessione, dal momento che è in grado di accettare fino a m richieste diverse senza ritardarne nessuna. Con le ipotesi della sezione precedente, si potrebbe quindi dedurre che l andamento delle prestazioni in funzione del numero di processori presenti cresca linearmente fino al valore di saturazione, corrispondente a 4m processori (in grado di utilizzare completamente i tempi di risposta dei moduli di memoria). In realtà l andamento reale è molto meno eclatante di quello ideale, soprattutto a causa del fatto che al crescere del numero di processori cresce la probabilità che più unità centrali richiedano accesso al medesimo modulo di memoria quindi debbano accodare le proprie richieste mentre esistono moduli non utilizzati pensiamo alla zona di memoria contenete il sistema operativo).

4 A cura del prof. Gino Tombolini 4 Altri svantaggi di questa struttura sono: il costo della rete di commutazione e l estrema rigidità risultante, che rende difficile, se non impossibile, aggiungere nuove unità centrali o risorse. Interconnessione mediante memorie multiporta Questo schema di interconnessione funzionalmente molto simile al precedente, sostituisce la matrice di commutazione con m elementi di regolamentazione degli accessi provenienti da n canali. Ciascuno di questi elementi è accoppiato a uno degli m moduli di memoria e viene collegato a tutte le n unità centrali presenti; in questo modo, ogni modulo di memoria si presenta come una memoria a n porte, capace cioè di ricevere richieste di accesso provenienti da n diversi utilizzatori. e di rispondere sequenzializzando e accodando nel tempo eventuali accessi simultanei. Simile alla interconnessione a matrice di commutazione per quanto riguarda le prestazioni, lo schema a memorie multiporta presenta il vantaggio che il singolo elemento di arbitraggio accoppiato ad ogni modulo di memoria è una struttura autonoma e completamente indipendente dagli elementi accoppiati agli altri moduli. Non deve quindi interagire con altri nelle fasi di arbitraggio delle richieste di accesso, e risulta pertanto circuitalmente più semplice e affidabile. Per contro, la struttura a memorie multiporta richiede cablaggi (cavi e connettori) di interconnessione molto più complessi dello schema a matrice di commutazione; nel caso precedente, infatti, il numero di canali richiesti è pari alla somma di righe e colonne nella matrice (m + n), mentre in questo caso ogni modulo di memoria richiede di essere connesso a tutte le unità centrali presenti, con un numero risultante di m x n canali. Interconnessione mediante reti multistadio Questo schema di interconnessione può essere considerato un sottoinsieme dello schema a matrice di commutazione, nel senso che adotta una struttura simile - basata cioè su commutatori fra coppie di canali di accesso a memoria - ma caratterizzata da un minor numero di commutatori (e conseguentemente da un minor numero di connessioni attivabili in parallelo). La struttura generale di queste reti di interconnessione è costituita da un certo numero di stadi, ciascuno costituito da un identico numero di commutatori aventi la struttura schematizzata in figura (nel caso di commutatori 2x2). Come si può vedere, ogni commutatore è collegato a due canali di ingresso e due canali di uscita, e può provvedere un collegamento diritto (through: canale di ingresso superiore collegato al canale di uscita superiore, canale di ingresso inferiore collegato al canale di uscita inferiore) oppure incrociato (cross: canale di ingresso superiore collegato al canale di uscita inferiore, canale di ingresso inferiore collegato al canale di uscita superiore). All ingresso del primo stadio (vedere figura) sono connesse le n unità centrali, mentre all uscita dell ultimo stadio possono venire collegate fino a n risorse di sistema. Ogni unità centrale che voglia accedere a una risorsa di sistema, ad esempio una cella di memoria, invia l indirizzo della cella al primo stadio, che in base al valore di tale indirizzo (1=sotto/0=sopra) decide come posizionare il relativo commutatore ( diritto o incrociato ) per istradare correttamente la richiesta allo stadio successivo. Dopo un certo numero di passi (si raggiunge la destinazione desiderata.

5 A cura del prof. Gino Tombolini 5 Il procedimento di istradamento dipende dalla configurazione della rete, ma può risultare molto semplice, come dimostra l esempio fornito (rete Delta): in questa rete, sono infatti gli stessi bit dell indirizzo a guidare la commutazione dei vari stadi. Se si assume ad esempio che le risorse di sistema siano costituite da 8 moduli di memoria ciascuno da 1 Megabyte, ne risulta che un indirizzo fisico è costituto da 23 bit, di cui i 3 più significativi individuano il modulo interessato e i 20 meno significativi il byte richiesto all interno del Megabyte contenuto nel modulo. Considerando questi primi 3 bit come indirizzo del modulo, si può notare che ] istradamento viene raggiunto se: ogni bit viene associato a uno stadio della rete di interconnessione, con il bit. più significativo associato al primo stadio; ogni stadio della rete di interconnessione posiziona il commutatore interessato in modo tale da instradare la richiesta sulla linea di uscita superiore se il bit corrispondente vale 0, sulla linea inferiore se il bit vale 1. Nell esempio il terzo processore raggiunge infatti il modulo di memoria 5 - (indirizzo binario 101) se (e solo se) la rete di interconnessione posiziona i tre commutatori interessati come indicato. La creazione di un collegamento fra una unità centrale e una risorsa è un procedimento sequenziale, che richiede un certo numero di passi (quindi risulta più lento). La creazione di un collegamento pone vincoli alla struttura di interconnessione, tali da impedire che una seconda unità centrale possa liberamente collegarsi a qualsiasi altra risorsa di sistema (questo vale ad esempio per la quarta unità centrale, che non può collegarsi con nessuno degli ultimi quattro moduli di memoria, che richiederebbero di posizionare a «diritto il primo commutatore). Il comportamento di una rete di interconnessione multistadio è intermedio sia per prestazioni che per costi e flessibilità rispetto a quello di un bus condìviso da una parte, di una matrice di commutazione (o di una struttura a memorie multiporta) dall altra. Grado di accoppiamento dei sistemi multiprocessore Multiprocessori ad accoppiamento stretto Tutte le strutture multiprocessore discusse fin qui appartengono alla classe dei multiprocessori ad accoppiamento stretto (lightly coupled), caratterizzati da una completa condivisione di tutte le risorse di sistema da parte di tutte le unità centrali presenti. In queste strutture, gli accessi a risorse condivise sono pertanto frequentissimi (ogni accesso al bus dell unità centrale di von Neumann diviene infatti un accesso a risorsa condivisa) e richiedono strutture di interconnessione estremamente veloci per non rallentare tali accessi al punto da rendere fittizio l incremento di prestazioni dovuto alla presenza di più elementi in grado di eseguire programmi in parallelo. Per questo motivo, le strutture multiprocessore ad accoppiamento stretto risultano molto compatte (interconnessioni dimensionalmente troppo lunghe rallenterebbero in misura eccessiva la propagazione dei segnali) e comunque caratterizzate da numeri di processori sempre relativamente modesti per non saturare la struttura di interconnessione. Se si analizza con maggiore attenzione il funzionamento di un multiprocessore ad accoppiamento stretto, si può però notare che, fra le risorse di sistema, solo la memoria è interessata da richieste di accesso ad elevata frequenza, mentre le periferiche vengono utilizzate molto più raramente. In altre parole, la causa principale della saturazione della struttura di interconnessione è la condivisione del codice macchina e dei dati da parte di tutti i processoi. Multiprocessori ad accoppiamento lasco In base alle considerazioni precedenti, è possibile ipotizzare una struttura multiprocessore nella quale: ogni unità centrale sia collegata, mediante un proprio bus locale, a una unità di memoria privata (cioè accessibile solamente a tale unità centrale), contenente il codice macchina dei programmi che tale unità centrale deve eseguire e i dati di uso locale; ogni unità centrale sia collegata, mediante una

6 A cura del prof. Gino Tombolini 6 opportuna interfaccia, a un bus globale, che rende accessibili sia i moduli di memoria comune, contenenti i dati di pertinenza dell intero sistema, che le interfacce di ingresso/uscita. La struttura risultante, rappresentata in figura, è caratterizzata dal fatto che i possibili accessi a memoria (o a periferica) effettuati da ogni unità centrale vengono suddivisi in due spazi di indirizzamento funzionalmente diversi. Se l indirizzo è locale (cioè riguarda una cella della memoria privata), l accesso viene effettuato tramite il bus locale, senza perturbare in alcun modo le attività degli altri processori del sistema. Se invece l indirizzo è globale, cioè riguarda una cella della memoria comune o una periferica, l interfaccia al bus globale si occupa di interagire con quelle degli altri processori per risolvere eventuali conflitti di utilizzo del bus stesso, e finalmente autorizzare l accesso richiesto. Le prestazioni ottenibili da questo tipo di architetura sono ovviamente molto superiori a quelle ottenibili nei casi precedenti. Paragonando ad esempio la struttura a bus condiviso con quella a doppio bus (locale e globale) si ottiene un grafico dell aumento delle prestazioni in funzione del numero di processori presenti. Strutture come quella a doppio bus appartengono alla classe dei multiprocessori denominati ad accoppiamento lasco (loosely coupled). Naturalmente, un approccio di questo tipo comporta anche una limitazione alla flessibilità del sistema rispetto alla struttura ad accoppiamento stretto. In particolare. mentre nel caso precedente la condivisione del codice da parte di tutti i processori consentiva a ciascuno di assumersi parte del carico di altri, qui ogni programma è staticamente allocato a un processore, con la spiacevole conseguenza che il guasto di un processore richiede il caricamento da memoria di massa dei programmi che gli erano stati assegnati per poterli ridistribuire ai processori superstiti (con conseguente perdita delle funzionalità relative per un tempo non trascurabile). Sulla strada di una sempre maggiore indipendenza tra i diversi processori. il passo successivo è l assegnazione delle interfacce di ingresso/uscita ai diversi bus locali, onde ridurre ulteriormente gli accessi a bus globale e aumentare così le prestazioni. A questo punto. il multiprocessore si è trasformato in un insieme di monoprocessori che solo saltuariamente condividono le informazioni presenti nel modulo di memoria globale. In caso di guasto di uno di essi, non è ora più possibile riassegnarne i compiti ad altri, e si perdono quindi le funzionalità relative a tale processore (cosa che può portare alla perdita di significato delle funzionalità dell intero sistema). Il passo successivo è l eliminazione della memoria globale e la sostituzione del bus globale con una struttura di collegamento che consenta

7 A cura del prof. Gino Tombolini 7 unicamente lo scambio ma non la condivisione di informazioni fra i vari processori del sistema. Si entra qui nel campo delle reti di calcolatori.