Laboratorio di metodi di acquisizione dati. Giorgio Maggi

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1 Laboratorio di metodi di acquisizione dati Giorgio Maggi

2 Sommario La conversione Digitale analogica I vari tipi di ADC L SNR e ENOB Il Time to Digital converter L Input-Output Register Il sistema di acquisizione dati La scheda PCI 6023

3 Rissunto della prima lezione Necessità di digitalizzare i dati È più semplice sottoporli anche ad elaborazioni complesse quando sono in forma digitale Problemi nella digitizzazione dei dati Frequenza di campionamento Errore di quantizzazione Errore di offset, guadagno, non linearità integrale e differenziale Elementi base di un circuito di digitalizzazione Sensore, filtro, multiplexer, Sample&hold, amplificatore, ADC, logica di controllo, computer

4 La conversione Digitale Analogica Supponiamo di avere un parola da 4 bit Vogliamo convertirla in un segnale analogico b 3 b 2 b 1 b o N = b b b b S = V (b b b b ) = = V 2 4 (b b b b ) = V r (+b b b b )

5 Convertitori a resistenze pesate. V r 2R 4R 8R 16R S 3 S 2 S 1 S 0 R F I i = V r 2 n -i R b i b 3 b 2 b 1 b 0 Da un unica tensione V r di riferimento si prelevano n (4 nel nostro caso) correnti pesate attraverso n interruttori, S i, comandati dagli n bits, b i, della parola da convertire. La figura mostra la posizione degli interruttori quando i rispettivi bits sono 0 (zero) I o V o Nota che l ingresso invertente dell operazionale è una massa virtuale: la corrente nelle resistenze non cambia se sono connesse a massa o all ingresso invertente dell operazionale. I o = V r 2 R b 3 + V r 2 2 R b 2 + V r 2 3 R b 1 + V r 2 4 R b 0 = V r ( R b b b b )

6 Convertitori D/A con rete di tipo R-2R Nota che l ingresso invertente dell operazionale è una massa virtuale: la corrente nelle resistenze 2R non cambia se è connessa a massa o all ingresso dell operazionale. Ad ogni nodo, la corrente si divide per 2 I 3 =I/2; I 2 = I 3 /2= I/4; I 1 = I 2 /2= I/8; I 0 = I 1 /2= I/16 I in = I( b b b b )

7 ADC ad integrazione a rampa singola A seguito del segnale start of conversion il condensatore C viene caricato con una corrente costante La tensione ai capi del condensatore viene confrontata con la tensione da digitizzare Se è più bassa il Contatore è abilitato a contare gli impulsi di un oscillatore (clock) Start Conversion C Start Conversion - S R Q Voltage accross the capacitor Enable Counter Vin Counting time N-bit Output Time E necessario un numero di impulsi di clock proporzionale all ampiezza del segnale da digitizzare: dell ordine di 2 n IN + Oscillator Clk

8 ADC ad inseguimento Il segnale di ingresso viene confrontato con quello generato da un D/A pilotato dal contenuto di un contatore Se è più alto: ad ogni impulso di clock il contatore viene incrementato Se è più basso: ad ogni impulso di clock il contatore viene decrementato Ad ogni istante il contenuto del contatore rappresenta il numero decimale

9 Convertitore A/D ad approssimazioni successive Vmax Vin clock Circuito Logico Decisionale B 3 B 2 B 1 B 0 clock Vin Conv D/A Il circuito logico decisionale comincia accendendo il MSB Il convertitore D/A converte il valore digitale in tensione Il comparatore confronta l uscita del D/A con il segnale in ingresso Se l uscita del D/A è più piccola del segnale in ingresso il MSB viene tenuto acceso, in caso contrario spento Si passa quindi ad esaminare gli altri bits meno significativi Sono richiesti n impulsi di Clock per fare una conversione a n bits Rischi di non liearità differenziale e non monotonicità

10 Convertitori paralleli (flash ADC) V ref V i Supponiamo V ref =3,5 V Le soglie saranno: 0,25; 0,75; 1,25; 1,75; 2,25; 2,75; 3,25 V Se il segnale di ingresso è 2,5 V, allora: u 1, u 2, u 3, u 4 e u 5 saranno alte, u 6 e u 7 resteranno a 0 Volts O 0 e O 2 saranno alti O 1 rimarrà basso Comparatori: l uscita si porta ad un livello alto di tensione se l ingresso + ha una tensione più elevata dell ingresso -

11 Convertitori parallelli (flash ADC)

12 Confronto dei vari tipi di ADC Flash ADC È il più veloce. Fino a 40 GSample/s Richiede un solo impulso di Clock per effettuare la conversione Limitato come accuratezza (numero di bits dell ordine di 8) ADC ad approssimazioni successive Abbastanza veloce, Richiede n (numero di Bit) impulsi di Clock per completare la conversione Tempi di conversione dell ordine dei 2-5 µs Accuratezza media bit ADC a rampa singola o doppia E piuttosto lento. Richiede dell ordine di 2 n impulsi di clock Tempi di conversione dell ordine dei 100 µs Accuratezza, anche spinta bit

13 Il rapporto segnale rumore, SNR e l effective number of bits ENOB Abbiamo già detto che la quantizzazione introduce un errore L errore massimo di quantizzazione è dato da ε max = D 2k = LSB 2 = D 2 2 n Dove D è la dinamica ed LSB è l ampiezza corrisponde al singolo bit, n è il numero di bit. L errore quadratico medio sarà invece dato da: D ε 2 = 12 2 n L SNR è il rapporto tra la potenza del segnale (sinusoidale D/2senωt) e quella del rumore.

14 Il rapporto segnale rumore, SNR e l effective number of bits ENOB Si può dimostrare che se è presente solo l errore di quantizzazione Quando oltre all errore di quantizzazione ci sono anche altri tipi di errore, o è sovrapposto del rumore al segnale da digitizzare D 2 SNR=10log x 2 ε 2 =10log 8 =6n+1.8dB D n L SNR reale sarà più piccolo di quello calcolato con formula precedente SNR reale < SNR Si definisce allora n come il numero di bit effettivo (ENOB) tale che SNR reale =6 n'+1.8db

15 Time to Digital converter È costituito da un oscillatore (clock), un contatore e la logica di controllo La logica di controllo abilita il contatore a contare gli impulsi di clock una volta arrivato il segnale di start La logica di controllo inibisce i conteggi una volta giunto il segnale di stop Il numero di impulsi di clock contati dal contatore tra il segnale di Start e di Stop da la rappresentazione digitale dell intervallo di tempo tra Start e Stop Osc. Clock contatore Al computer Start Stop

16 Input register A volte è necessario acquisire lo stato di alcune linee: stabilire cioè se il valore di tensione è più basso (0 logico) o più alto (1 logico) di una certa soglia. Logica TTL 0 logico = 0 Volt 1 logico = 5 Volt L 3 L 2 L 1 L o b 3 b 2 b 1 b o gate Al computer

17 Output register A volte può servire far eseguire alcune azioni sotto il controllo del computer In questo caso si può usare un Output Register Dal computer b 3 b 2 b 1 b o L 3 L 2 L 1 L o

18 Il sistema di acquisizione dati PCI 6023

19 PCI 6023

20 Il bus PCI (Peripheral Component Interconnect) Bus sincrono Tutti i trasferimenti vengono sotto il controllo di un clock di sistema a 33 MHz Un trasferimento ogni 30 ns Bus a 32 bit multiplexato con indirizzi e dati sulle stesse linee (AD[31:0]) La massima velocità di trasmissione dati è di 132 MBytes/sec Avere i dati e gli indirizzi che viaggiano sulle stesse linee riduce il numero delle linee fisiche richieste (50 pin) Il ciclo inizia con l asserzione delle linee di indirizzo durante la prima transizione del clock Il segnale Frame# viene anche attivato La successiva transizione del clock fa partire il ciclo/i cicli data.

21 Il bus PCI Tipica scheda PCI

22 PCI valori Da confrontare con 20/4096 = 4,9 mv

23 SE single ended riferita differenziale SE single ended non riferita, quasi differenziale Dalle dispense del corso di Sistemi Automatici di Acquisizione Dati - Università di Cassino

24 Connessioni consigliate Dalle dispense del corso di Sistemi Automatici di Acquisizione Dati - Università di Cassino

25 PCI 6023

26 PCI 6023