Chapter 4 Arithmetic Functions

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1 Logic and Computer Design Fundamentals Chapter 4 Arithmetic Functions Charles Kime & Thomas Kaminski 2008 Pearson Education, Inc. (Hyperlinks are active in View Show mode)

2 Overview Iterative combinational circuits Binary adders Half and full adders Ripple carry and carry lookahead adders Binary subtraction Binary adder-subtractors Signed binary numbers Signed binary addition and subtraction Overflow Binary multiplication Other arithmetic functions Design by contraction Chapter 4 2

3 Circuiti Combinatori Iterativi Funzioni aritmetiche Sono applicate a vettori di variabili binarie Applicano la stessa elaborazione alle variabili d ingresso Si progetta un blocco funzionale per l elaborazione scelta e si ripete per ottenere il blocco funzionale che implementa la funzione Cell - blocco funzionale Vettore Iterativo (Iterative array) - un vettore di celle interconnesse Analogamente ai Vettori Iterativi si possono considerare Matrici Iterative a dimensioni multiple Chapter 4 3

4 Block Diagram of a 1D Iterative Array Example: n = 32 Tavola di verità con 2 32 ingressi Gli array iterativi sfruttano la regolarità del problema per rendere la sintesi praticabile Chapter 4 4

5 Functional Blocks: Addition Binary addition used frequently Addition Development: Half-Adder (HA), a 2-input bit-wise addition functional block, Full-Adder (FA), a 3-input bit-wise addition functional block, Ripple Carry Adder, an iterative array to perform binary addition, and Carry-Look-Ahead Adder (CLA), a hierarchical structure to improve performance. Chapter 4 5

6 Functional Block: Half-Adder A 2-input, 1-bit width binary adder that performs the following computations: X C S A half adder adds two bits to produce a two-bit sum The sum is expressed as a sum bit, S and a carry bit, C The half adder can be specified as a truth table for S and C + Y X Y C S Chapter 4 6

7 Logic Simplification: Half-Adder Dalle mappe di Karnaugh : S Y C Y S S = = X (X Y + X Y = X + Y) (X + Y) Y X X e C C = = X Y ( ( X Y) ) Dalle espressioni si possono ottenere diverse implementazioni Chapter 4 7

8 Half-Adder Manipolando le espressioni booleane: S = XY + X Y = XY + X Y = (XY + X )(XY + Y ) = = (XYX)(XYY) = ((X "Y)" X)"((X "Y)"Y))! C = XY! Chapter 4 8

9 Implementazioni: Half-Adder Implementazione comune: S = X Y C = X Y X Y Implementazione con porte NAND: S C X C S Y Chapter 4 9

10 Functional Block: Full-Adder A full adder is similar to a half adder, but includes a carry-in bit from lower stages. Like the half-adder, it computes a sum bit, S and a carry bit, C. For a carry-in (Z) of 0, it is the same as the half-adder: For a carry- in (Z) of 1: Z X Y C S Z X Y C S Chapter 4 10

11 Logic Optimization: Full-Adder Full-Adder Truth Table: Full-Adder K-Map: X Y Z C S S Y C Y X X Z Z Chapter 4 11

12 Espressioni Booleane: Full-Adder Dalle mappe di Karnaugh, si ottiene: La funzione S è la funzione XOR con 3 bit (Odd Function):! S = XYZ + XY Z + X YZ + X Y Z Il bit di riporto (Carry) C è 1 se sia X che Y sono 1, oppure la somma è uno e Z vale 1 (carry-in).! C = XY + XZ + YZ = XY + XYZ + XY Z + XYZ + X YZ = = XY(1+ Z) + Z(XY + X Y) S = X " Y " Z C = XY + (X " Y)Z Il termine X Y è il generatore di riporto (carry generate).! Il termine X Y is propagatore di r. (carry propagate).! Chapter 4 12

13 Implementazione: Full Adder X ey sono i numeri da sommare Z è il riporto S è la funzione dispari di X,Y e Z Il riporto C è dato da (G = Generate) OR (P =Propagate AND Z = Carry In) C = G + P Z G P Chapter 4 13

14 Sommatori Binari Per sommare gli operandi, si aggregano i segnali assieme e si utilizzano blocchi funzionali per operare sul vettore dei dati Esempio: Ripple carry adder a 4 bit: Si sommano i vettori A(3:0) e B(3:0) e si ottiene il vettore S(3:0) Note: I riporti in uscita di una cella (carry out) diventano i riporti in ingresso (carry in) per la cella successiva Descrizione Indice Var Carry In C i Addendo A i Addendo B i Somma S i Carry out C i+1 Chapter 4 14

15 4-bit Ripple-Carry Binary Adder Sommatore con riporto in cascata di 4 bit (Ripple Carry Adder) realizzato con 4 Full Adder Chapter 4 15

16 Sottrazione senza segno Sottrarre il sottraendo N dal minuendo M d = M-N Se non si verifica un prestito alla colonna precedente il bit più significativo, si ha che M N, e il risultato finale è quello corretto Se si verifica un prestito, viceversa N > M and the difference M N + 2 n is subtracted from 2 n, and a minus sign is appended to the result. Esempi: ( ) 0011 Chapter 4 16

17 Complementi Due complementi: Complemento alla base (Radix Complement) Complemento a r per la base r Complemento a 2 per numero binari E definito come r n N Complemento alla base -1 (Diminished Radix Complement) (r 1) per la base r Complemento a 1 per la base 2 E definito come (r n 1) Ν Chapter 4 17

18 Complemento a 1 Per r = 2, N = , n = 8 (8 digits): (r n 1) = = or Il complemento a 1 di è allora: Il complemento a 1 è ottenuto negando ogni singolo bit (bitwise NOT). Chapter 4 18

19 Complemento a 2 Per r = 2, N = , n = 8 (8 digits), (r n ) = or Il complemento a 2 di è: Il risultato è uguale al complemento a 1 più 1. Questa proprietà può essere sfruttata per l ottimizzazione del circuito Chapter 4 19

20 Alternate 2 s Complement Method Given: an n-bit binary number, beginning at the least significant bit and proceeding upward: Copy all least significant 0 s Copy the first 1 Complement all bits thereafter. 2 s Complement Example: Copy underlined bits: 100 and complement bits to the left: Chapter 4 20

21 Sottrazione con complemento a 2 M, N siano due numeri di n cifre senza segno, per calcolare M-N: Calcolare il complemento a 2 di N e sommarlo a M: M + (2 n N) = M N + 2 n Se M > N, la somma produce un riporto oltre la cifra più significatica (r n ) che viene trascurato; la rimanente parte fornisce il risultato M N. Se M < N, la somma non fornisce un riporto oltre la cifra più significativa. Il risultato è quindi il complemento a 2 di N-M 2 n ( N M ) Per ottenere il risultato si calcola il complemento a 2 del risultato della somma e si antepone il segno meno Chapter 4 21

22 Sottrazione con complemento a 2 (Esempio 1) s comp Il riporto di uno oltre la cifra più significativa indica che M è maggiore di N. Chapter 4 22

23 Sottrazione tramite complemento a 2 - Esempio 2 Calcolare s comp Il riporto di zero indica che N è maggiore di M e si applica la correzione Risultato = ( ) 0 2 s comp Chapter 4 23

24 Circuiti per la somma e sottrazione Chapter 4 24

25 Circuiti per somma e sottrazione Chapter 4 25

26 Interi con segno I numeri interi positivi e lo zero possono essere rappresentati con n cifre nella base r. Per rappresentare valori con segno (+ or ) è necessario un ulteriore bit (1 numero binario fornisce 2 1 = 2 ). Per convenzione la cifra più significatica viene interpretata come bit di segno: s a n 2 a 2 a 1 a 0 con: s = 0 per numeri positivi s = 1 per numeri negativi le cifre binarie a i = {0, 1} rappresentano il modulo in una forma fissata. Chapter 4 26

27 Interi con segno Le rappresentazioni con segno possono essere: Modulo e Segno (Signed-Magnitude) le n 1 cifre forniscono il modulo. Complemento e Segno (Signed-Complement) le n-1 cifre forniscono il valore del modulo se positivo il complemento del modulo se negativo. Il complemento puo essere Complemento a 1 Complemento a 2 Chapter 4 27

28 Signed Integer Representation Example r =2, n=3 Number Sign -Mag. 1's Comp. 2's Comp Chapter 4 28

29 Operazioni in modulo e segno Se i segni e l operazione (+=0;-=1) hanno parità pari: 1. Si sommano i moduli. 2. Il segno del risultato è lo stesso del primo addendo Se i segni e l operazione (+=0;-=1) hanno parità dispari: 1. Si sottrae il modulo del secondo addendo dal primo 2. Se c e un riporto prima della cifra più significativa: Si calcola il complemento a 2 del risultato Il segno del risultato è opposto a quello del primo addendo Chapter 4 29

30 Esempi Example 1: Example 2: Example 3: Riporto 1 Parità PARI Si sommano i moduli Parità dispari Si sottraggono i moduli 2 compl Segno = La parità tra i segni è pari 10 e 1 per la sottrazione; il segno è uguale a quello del primo operando Chapter 4 30

31 Operazioni in Segno e Complemento Somma: Si sommano i due valori compresi i bit di segno, si trascura il riporto ottenuto dai bit di segno per il complemento a 2; si riporta come riporto nella cifra meno significativa (endaround carry) per il complemento a 1. Se i bit di segno degli operandi erano concordi e il risultato ha un segno differente si è verificato un overflow Non si applicano computazioni ulteriori per il segno. Sottrazione: Si calcola il complemento del numero da sommare e si seguono le regole dell addizione Chapter 4 31

32 Signed 2 s Complement Examples Example 1: Example 2: Complemento a Il riporto oltre l ultima cifra viene trascurato -6 Chapter 4 32

33 Signed 1 s Complement Examples Example 1: Example 2: Complemento a Chapter 4 33

34 Overflow L Overflow ha luogo quando sono necessari n + 1 bits per memorizzare il risultato si una operazione a n bit Avviene con: Somma di operandi con lo stesso segno Sottrazione di operandi con segni diversi Segni corretti nei casi che possono portare all overflow Si può rilevare l overflow considerando se il segno è concorde con il segno del primo operando Chapter 4 34

35 Overflow Detection Signed number cases with carries C n and C n 1 shown for correct result signs: Signed number cases with carries shown for erroneous result signs (indicating overflow): Simplest way to implement overflow V = C n + C n 1 This works correctly only if 1 s complement and the addition of the carry in of 1 is used to implement the complementation! Otherwise fails for Chapter 4 35

36 Overflow Overflow NO Overflow Chapter 4 36

37 Circuito per la rilevazione Overflow Chapter 4 37

38 Other Arithmetic Functions Convenient to design the functional blocks by contraction - removal of redundancy from circuit to which input fixing has been applied Functions Incrementing Decrementing Multiplication by Constant Division by Constant Zero Fill and Extension Chapter 4 38

39 Design by Contraction Contraction is a technique for simplifying the logic in a functional block to implement a different function The new function must be realizable from the original function by applying rudimentary functions to its inputs Contraction is treated here only for application of 0s and 1s (not for X and X) After application of 0s and 1s, equations or the logic diagram are simplified by using rules given on pages of the text. Chapter 4 39

40 Contrazione Contrazione del ripple carry adder per un incremento di 1 con n = 3 Set B = 001 La cella centrale viene ripetuta se n > 3. Chapter 4 40

41 Incrementing & Decrementing Incrementing Adding a fixed value to an arithmetic variable Fixed value is often 1, called counting (up) Examples: A + 1, B + 4 Functional block is called incrementer Decrementing Subtracting a fixed value from an arithmetic variable Fixed value is often 1, called counting (down) Examples: A 1, B 4 Functional block is called decrementer Chapter 4 41

42 Decremento 1 1 Chapter 4 42

43 Moltiplicazione Chapter 4 43

44 Multiplication/Division by 2 n Moltiplicazione per 100 B 3 B 2 B 1 B 0 Shift left by 2 Divisione per 100 C 5 C 4 C 3 (a) C C 1 C 0 Shift right by 2 B 3 B 2 B 1 B C 3 C 2 C 1 C 0 C 2 1 C 2 2 (b) Chapter 4 44

45 Multiplication by a Constant Multiplication of B(3:0) by 101 B 3 B 2 B 1 B B 3 B 2 B 1 B 0 Carry output 4-bit Adder Sum C 6 C 5 C 4 C 3 C 2 C 1 C 0 Chapter 4 45

46 Zero Fill Zero fill - si riempe con zeri un operando a m bit per ottenere un operando a n-bit with n > m Tipicamente si applica alla parte MSB dell operando, può essere anche applicato alla parte LSB Example: portato a 16 bits MSB end: LSB end: Chapter 4 46

47 Estensione del segno Estensione - si aumentano il numero dei bit prima del MSB utilizzando la rappresentazione con complemento Ricopia il MSB per i bit di riempimento Esempio Operando positivo extended to 16 bits: Esempio Operando Negativo extended to 16 bits: Chapter 4 47

48 Sintesi Logica Si descrive del circuito tramite linguaggi HDL Verilog o VHDL ( Very-Hi-Speed Integrated Circuit - Hardware Description Language) Si possono descrivere operazioni parallele oltre che sequenziali Viene fornita una descrizione strutturale del circuito tramite componenti e interconnessioni Permette di rappresentare il circuito con diverse modalità e a diversi livelli di astrazione Chapter 4 48

49 Sintesi Logica Analisi Analisi della descrizione HDL per individuare errori sintattici o semantici (Verilog o VHDL : Very-Hi-Speed Integrated Circuit - Hardware description Language) Elaborazione Elabora la struttura semplificandola in una interconnessione di moduli Inizializzazione Fissa le condizioni iniziali per le variabili e i segnali del circuito Simulazione Valuta il funzionamento del circuito in funzione degli ingressi specificati dall utente in modo interattivo o in modalità batch Chapter 4 49

50 Sintesi Logica RTL:Register Transfer Logic Elenco delle componenti e delle loro conccessioni Chapter 4 50

51 Esempio 1 Chapter 4 51

52 Porta AND Chapter 4 52

53 Multiplexer Chapter 4 53

54 Convertitore BCD- 7 segmenti Chapter 4 54

55 Decoder 2-4 Chapter 4 55

56 Decoder 2-4 Chapter 4 56

57 Esempio di Descrizione Gerarchica Chapter 4 57

58 Alee A causa dei tempi di propagazione nelle porte logiche si possono avere malfunzionamenti temporanei durante i quali i valori delle uscite hanno valori non corrispondenti ai valori logici degli ingressi Alee Statiche: sono temporanee variazioni delle uscite corrispondenti alle variazioni degli ingressi che non dovrebbero produrre variazioni nelle uscite ( tipo 1 : se l uscita vale 1 ; tipo 0 : se l uscita vale 0) Alee Dinamiche: fluttuazioni nelle uscite in corrispondenza della variazione degli ingressi durante la transizione tra valori differenti delle uscite Chapter 4 58

59 Alea Statica Il valore U dovrebbe rimanere 1, mentre a causa dei differenti tempi di propagazione dei segnali, per una breve intervallo assume il valore 0 Chapter 4 59

60 Alea Dinamica Nella transizione da 0 a 1 le uscite hanno una fluttuazione a causa della propagazione dei segnali nelle porte logiche Chapter 4 60

61 Determinazione delle Alee Il problema generale delle alee viene studiato per le reti funzionanti in modo fondamentale: solo un ingresso alla volta può variare e le transizioni si susseguono dopo che il circuito raggiunge uno stato stabile f=x z+yz Si ha un alea statica se z varia da 0 a 1 o da 1 0 Si verifica un alea statica ogni volta che due mintermini adiacenti non sono coperti dallo stesso primo implicante Chapter 4 61

62 Determinazione delle alee Per circuiti multilivello, si trasforma l espressione booleana per ottenere la funzione come Somma di Prodotti applicando i seguenti teoremi dell algebra booleana: Associatività Distribuitività De Morgan e non applicando: Chapter 4 62

63 Esempio 1 Chapter 4 63

64 Esempio 2 Chapter 4 64

65 Esempio 3 f = w " x " y + w " w " y " z + y " z! Chapter 4 65

66 Esempio 4 Chapter 4 66

67 Terms of Use All (or portions) of this material 2008 by Pearson Education, Inc. Permission is given to incorporate this material or adaptations thereof into classroom presentations and handouts to instructors in courses adopting the latest edition of Logic and Computer Design Fundamentals as the course textbook. These materials or adaptations thereof are not to be sold or otherwise offered for consideration. This Terms of Use slide or page is to be included within the original materials or any adaptations thereof. Chapter 4 67

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