Introduzione al GPU Compu4ng con CUDA. Francesco Caruso

Dimensione: px
Iniziare la visualizzazioe della pagina:

Download "Introduzione al GPU Compu4ng con CUDA. Francesco Caruso francesco.caruso@polimi.it"

Transcript

1 Introduzione al GPU Compu4ng con CUDA Francesco Caruso

2 Contenu4 Come tu>o ebbe inizio: Evoluzione dell HW e del SW per la grafica GPU Compu4ng Introduzione a CUDA 5/13/11 Francesco Caruso 2

3 Evoluzione dell HW e del SW per la grafica 5/13/11 Francesco Caruso 3

4 Discesa verso l HW 5/13/11 Francesco Caruso 4

5 Discesa verso HW Collo di bopglia: rasterizzazione Poligoni pieni Texture mapping Prima generazione (Voodoo3dfx) Supporto rasterizzazione in HW 2 texture per poligono 5/13/11 Francesco Caruso 5

6 Discesa verso HW Collo di bopglia: Trasformazione dei ver4ci Calcolo dell illuminazione Seconda generazione (geforce2) Trasforma4on and Ligh4ng in HW 5/13/11 Francesco Caruso 6

7 Risalita verso il SW 5/13/11 Francesco Caruso 7

8 Risalita verso il SW Terza generazione (geforce3): Programmabilità molto limitata Linguaggio assembler Set istruzioni limitato Mol4 limi4 (accesso alle texture etc) Quarta generazione (geforce4) Maggiore flessibilità di programmazione Linguaggi di alto livello 5/13/11 Francesco Caruso 8

9 Pipeline Programmabile 5/13/11 Francesco Caruso 9

10 Vertex Processor 5/13/11 Francesco Caruso 10

11 Fragment Processor 5/13/11 Francesco Caruso 11

12 GPGPU Compu4ng 5/13/11 Francesco Caruso 12

13 Cos è il GPGPU Computazione di uso generale usando la GPU in applicazioni differen4 dalla grafica 3D La GPU può accelerare alcuni cri4cal path delle applicazioni Algoritmi ad elevato parallelismo sono adap alle cara>eris4che HW della GPU Large Data Arrays SIMD parallelism Applicazioni Visual effects, game physics, image processing Physical modeling, computa4onal engineering, algebra matriciale, etc 5/13/11 Francesco Caruso 13

14 Scenari di applicazione 5/13/11 Francesco Caruso 14

15 Approccio ibrido CPU+GPU L approccio che si è dimostrato più efficace e reddi4zio del GPU compu4ng è quello di usare la GPU come un co- processore demandato alla sola computazione degli algoritmi ad elevato grado di parallelismo. In sostanza si tra>a di usare la CPU per gli algoritmi seriali, coadiuvata dalla GPU per 5/13/11 Francesco Caruso 15

16 Limi4 e vincoli del GPGPU con gli shader Uso delle API grafiche Modi di indirizzamento Dimensioni delle texture Potenzialità degli shader Output limitato Instruc4on Sets Limite di comunicazione Solo tra pixel 5/13/11 Francesco Caruso 16

17 NVIDIA rilascia CUDA Compute Unified Device Architecture Modello di programmazione General Purpose L utente lancia thread batches sulla GPU GPU = co- processore a parallelismo massivo dedicato Sooware Stack Drivers, linguaggi e strumen4 Driver per caricare programmi su GPU Standalone Driver (opmizzato per la computazione) Interfaccia pensata per il compu4ng (graphics free API) DataSharing con OpenGL e DX buffer- objects Ges4one della GPU memory esplicita 5/13/11 Francesco Caruso 17

18 DataStructure per GPGPU Struct Par4cle { float p[3]; float v[3]; float m; }; Typedef vector<par4cle> Par4cleSystem Struct Par4cleSystem { vector<float3> p; vector<float3> v; vector<float> m; }; 5/13/11 Francesco Caruso 18

19 Estensioni C Declspec Global, device, shared,local, constant Keywords threadidx, blockidx Intrinsic syncthreads Run4me API Memory, symbol, execu4on management 5/13/11 Francesco Caruso 19

20 CUDA SDK 5/13/11 Francesco Caruso 20

21 CPU versus GPU CPU Pochi core Cache (L1, L2,..) Solo poca parte della CPU è des4nata al compu4ng (ALU) GPU Principalmente cos4tuita da ALUs (100s, varying per GPU type), con pochi controlli Pochi kb di programmable cache ("shared memory") Su alcune GPU ( Fermi) c è anche la cache 5/13/11 Francesco Caruso 21

22 Archite>ura HW CPU control core core core core cache main memory shared memories GPU alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu alu control PCI Express global memory GB/sec 5/13/11 Francesco Caruso 22

23 GPU programming model host memcpy-s data in launches kernels on SMs memcpy-s data out grid of thread blocks host global memory memcpy host memory

24 GPU programming model grid of thread blocks global memory thread block SM shared memory 24

25 Thread Hierarchy: griglia di blocchi di thread 5/13/11 Francesco Caruso 25

26 Memory Hierarchy 5/13/11 Francesco Caruso 26

27 Ma allora... Come vengono alloca4 threads / thread- blocks sugli stream mul4processors? Come si sincronizzano e come comunicano i threads? Come viene esplicitato l accesso alla memoria dei singoli thread? Quale thread legge/scrive in una cella di memoria? 5/13/11 Francesco Caruso 27

28 Allocazione dei thread Un blocco di thread può essere allocato su qualsiasi stream mul4processor e I blocchi di thread sono indipenden4, cioè non possono comunicare tra di loro pro: il calcolo può essere eseguito su qualsiasi numero di stream processors contro: maggiore difficoltà di programmazione Più blocchi di thread possono essere schedula4 su un SM se le risorse lo consentono. Mantengono sempre l indipendenza. 28

29 Thread synchroniza4on Solo i thread all interno di un thread block possono essere sincronizza4 _syncthreads() command L host può sincronizzare le chiamate ai kernel Sia esplicitamente mediante cudathreadsynchronize() O implicitamente mediante memcpy()- s

30 Threads ed accesso alla memoria shared memory shared memory shared memory shared memory shared memory shared memory Ogni thread block ha un indice block-index 2D (x,y) all interno della griglia Ogni thread ha un thread-index 3D (p,q,r) all interndo del blocco Quindi ogni thread ha la sua identità (x,y,p,q,r) e sceglie quale cella di memoria accedere (responsabilità del programmatore) 30

31 Conseguenze Nessuna condivisione o sincronizzazione tra thread blocks. Quindi I thread blocks possono essere schedula; in qualsiasi ordine (parallelo or sequenziale) Scalabilità! Un programma può essere eseguito su una GPU con qualsiasi numero di mul;processori, ma: l utente (sviluppatore) ha il compito di suddividere il problema in sohopar; indipenden;

32 Programmare CPU + GPU A livello di CPU host, il programma è sequenziale, con chiamate ai kernel sulla GPU. Una grid è una gerarchia user defined 1D or 2D di thread blocks, ogni blocco con;ene un user definable 1D, 2D or 3D block of threads. La comunicazione via shared memory e la sicnronizzazione (a barriera) è possibile solo all interno di un thread block.

33 Dichiarare le dimensioni di Grid and block Il codice host esegue una kernel call, nella quale sono defini4 le dim di grid e del singolo thread block kernelname<<<griddims, threaddims>>>(params)

34 Variabili Built- in griddim con4ene le dimensioni della griglia.x e.y blockidx con4ene gli indici.x and.y del blocco nella griglia blockdim con4ene le dimensioni del blocco.x,.y e.z threadidx con4ene gli indici.x,.y and.z del thread nel blocco

35 thread ID (row major order) 1D thread block: ID = threadidx.x 2D thread block: ID = threadidx.x + threadidx.y*blockdim.x 3D thread block: ID = threadidx.x + threadidx.y*blockdim.x + threadidx.z*blockdim.x*blockdim.y

36 host: Esempio vecadd1: 1D grid, 1D thread Block vecadd1<<<blockspergrid,threadsperblock>>>(a,b,c); Kernel: global void vecadd1(float* A, float* B, float* C) { int i = blockdim.x * blockidx.x + threadidx.x; C[i]=A[i]+B[i]; }

37 SIMD style All interno di un thread block, I mul;pli di 32 threads formano un warp. Un warp è l unità di esecuzione: viene eseguita un istruzione di un warp, poi 1 instructzione del warp successivo branch divergence : Rami then/else vengono esequi; sequenzialmente Warp differen; li eseguono indipendentemente Evitare branch divergence!

38 memory model: private memory Ogni thread ha una memoria private (o local) viene allocata nei registri (16K registri in un thread block) Se un thread usa piu di 16k registri, la local memory viene collegata alla global memory con gravi cali di performance

39 memory model: shared memory I Threads in un thread block condividono la shared memory (programmable cache). L accesso alla shared memory è piu veloce della global memory, ma più lento dei registri.

40 memory model: global memory TuP i threads possono accedere a tu>e le celle di Global Memory La Global Memory è persistente

41 Coalesced Global memory access La Global Memory è la memoria più lenta Il Coalesced Access migliora le performance; avviene quanto thread (row major order) consecu;vi leggono / scrivono da4 dalla/ alla global memory consecu;vi 16 (half a warp) elemen4 lep/scrip simulaneamente nella memoria globale Cruciale per avere elevate prestazioni

42 Pa>erns per coalesced access Il più semplice access pa>ern: thread consecu4vi accedono a global memory loca4ons consecu4ve. Differen4 versioni di GPU consentono access pa>erns coalescen4 più o meno complica4

43 Pa>erns per coalesced access

44

45

46 mycode.cu NVCC compiler driver int main_data; shared int sdata; Main() { } host hfunc () { int hdata; <<<gfunc(g,b,m)>>>(); } global gfunc() { int gdata; } device dfunc() { int ddata; } Device Only Interface Host Only Compiled by na;ve compiler: gcc, icc, cc int main_data; Main() {} host hfunc () { int hdata; <<<gfunc(g,b,m)>>>(); } Compiled by cudacc compiler shared sdata; global gfunc() { int gdata; } device dfunc() { int ddata; } 5/13/11 Francesco Caruso 46

47 MAIN PROGRAM: Ini4aliza4on Allocate memory on host for input and output Assign random numbers to input array Call host func4on Calculate final output from per- thread output Print result HOST FUNCTION: Allocate memory on device for copy of input and output Copy input to device Set up grid/block Call global function Copy device output to host GLOBAL FUNCTION: Thread scans subset of array elements Call device function to compare with 6 Compute local result DEVICE FUNCTION: Compare current element and 6 Return 1 if same, else 0 5/13/11 Francesco Caruso 47

48 Compute Capability 5/13/11 Francesco Caruso 48

49 Mul4GPU Usare più GPU in parallelo Parallelizzare il codice lato host per ges4re in parallelo le GPU Fron4era del GPU compu4ng Uso congiunto di MPI e/o OpenMP con GPU 5/13/11 Francesco Caruso 49

50 Ulteriori risorse 5/13/11 Francesco Caruso 50

Architettura CUDA Corso di sviluppo Nvidia CUDATM. Davide Barbieri

Architettura CUDA Corso di sviluppo Nvidia CUDATM. Davide Barbieri Architettura CUDA Corso di sviluppo Nvidia CUDATM Davide Barbieri Panoramica Lezione Modello Architetturale CUDA Modello di programmazione CUDA Hello World in CUDA Gestione degli errori Terminologia Host

Dettagli

GPGPU GPGPU. anni piu' recenti e' naturamente aumentata la versatilita' ed usabilita' delle GPU

GPGPU GPGPU. anni piu' recenti e' naturamente aumentata la versatilita' ed usabilita' delle GPU GPGPU GPGPU GPGPU Primi In (General Purpose computation using GPU): uso del processore delle schede grafice (GPU) per scopi differenti da quello tradizionale delle generazione di immagini 3D esperimenti

Dettagli

Cosa si intende per GPGPU? Il modello di programmazione di CUDA. GPU di precedente generazione. Storia delle GPU

Cosa si intende per GPGPU? Il modello di programmazione di CUDA. GPU di precedente generazione. Storia delle GPU Cosa si intende per GPGPU? Il modello di programmazione di CUDA Calcolo General Purpose su GPU (Graphic Processing Unit) in applicazioni differenti dalla grafica 3D tradizionale Le GPU sono usate come

Dettagli

Introduzione alla GPGPU Corso di sviluppo Nvidia CUDATM. Davide Barbieri

Introduzione alla GPGPU Corso di sviluppo Nvidia CUDATM. Davide Barbieri Introduzione alla GPGPU Corso di sviluppo Nvidia CUDATM Davide Barbieri Contatti skype: davbar86 mail: davide.barbieri@ghostshark.it Panoramica corso Introduzione al mondo delle GPU Modello GPGPU Nvidia

Dettagli

Implementazione di linguaggi 2. CUDA, query su GPU. Dott Stefano Ghio. Dott Michele Bozzano. michele.bozzano@gmail.com. otacorp@gmail.

Implementazione di linguaggi 2. CUDA, query su GPU. Dott Stefano Ghio. Dott Michele Bozzano. michele.bozzano@gmail.com. otacorp@gmail. Implementazione di linguaggi 2 CUDA, query su GPU Dott Michele Bozzano michele.bozzano@gmail.com Dott Stefano Ghio otacorp@gmail.com GPGPU General purpose processing on the GPU Come dice il nome (Graphics

Dettagli

CUDA computing with the GPU

CUDA computing with the GPU CUDA computing with the GPU Federico Pedersini Università degli studi di Milano Dipartimento di scienze dell informazione DALab Digital Architectures Lab CUDA 1/49 Outline Introduzione CUDA hardware Programmazione

Dettagli

Ottimizzazioni 1 Corso di sviluppo Nvidia CUDATM. Davide Barbieri

Ottimizzazioni 1 Corso di sviluppo Nvidia CUDATM. Davide Barbieri Ottimizzazioni 1 Corso di sviluppo Nvidia CUDATM Davide Barbieri Panoramica Lezione Principali versioni dell'hardware CUDA Tesla Fermi Accesso veloce alla memoria globale Accesso veloce alla memoria condivisa

Dettagli

Indice generale. 1 Il calcolatore: astrazioni. 2 Le istruzioni: il linguaggio. e tecnologia 1. dei calcolatori 57

Indice generale. 1 Il calcolatore: astrazioni. 2 Le istruzioni: il linguaggio. e tecnologia 1. dei calcolatori 57 I Indice generale Prefazione viii 1 Il calcolatore: astrazioni e tecnologia 1 1.1 Introduzione 1 Tipi di calcolatore e loro caratteristiche 2 Cosa si può imparare da questo libro 5 1.2 Cosa c è dietro

Dettagli

Grafica Real-Time, Hardware Grafico e Linguaggi di Shading. Alessandro Martinelli

Grafica Real-Time, Hardware Grafico e Linguaggi di Shading. Alessandro Martinelli Grafica Real-Time, Hardware Grafico e Linguaggi di Shading Alessandro Martinelli Grafica Real Time Il concetto di 'Real Time' in ambito grafico ha una valenza molto particolare: Fino agli anni '80, solo

Dettagli

SISTEMI OPERATIVI THREAD. Giorgio Giacinto 2013. Sistemi Opera=vi

SISTEMI OPERATIVI THREAD. Giorgio Giacinto 2013. Sistemi Opera=vi SISTEMI OPERATIVI THREAD 2 Mo*vazioni» Un programma complesso può eseguire in modo concorrente più funzioni agraverso la creazione e ges=one di processi figli agraverso il meccanismo dei thread» La creazione

Dettagli

GPGPU for machine learning algorithms

GPGPU for machine learning algorithms tesi di laurea GPGPU for machine learning algorithms Anno Accademico 2010/2011 relatori Ch.mo prof. Giorgio Ventre Ch.mo prof. Antonio Pescapè correlatore Ch.mo dott. Massimo Brescia candidato Mauro Garofalo

Dettagli

Ulteriore Parallelismo Corso di sviluppo Nvidia CUDA TM. Davide Barbieri

Ulteriore Parallelismo Corso di sviluppo Nvidia CUDA TM. Davide Barbieri Ulteriore Parallelismo Corso di sviluppo Nvidia CUDA TM Davide Barbieri Panoramica Lezione Soluzioni Multi-GPU Memoria Page-Locked Unified Virtual Address CUDA Stream Modalità Zero-Copy CUDA Multi-GPU

Dettagli

Pipeline di rendering. Pipeline di rendering. Outline. Grafica off-line vs Grafica real-time

Pipeline di rendering. Pipeline di rendering. Outline. Grafica off-line vs Grafica real-time Pipeline di rendering Davide Gadia Corso di Programmazione Grafica per il Tempo Reale Laurea Magistrale in Informatica per la Comunicazione a.a. 2013/2014 Outline Grafica off-line vs Grafica real-time

Dettagli

Modelli di programmazione per architetture di calcolo eterogenee

Modelli di programmazione per architetture di calcolo eterogenee Scuola Politecnica e delle Scienze di Base Corso di Laurea in Ingegneria Informatica Elaborato finale in PROGRAMMAZIONE I Modelli di programmazione per architetture di calcolo eterogenee Anno Accademico

Dettagli

CALCOLO PARALLELO SUPERARE I LIMITI DI CALCOLO. A cura di Tania Caprini

CALCOLO PARALLELO SUPERARE I LIMITI DI CALCOLO. A cura di Tania Caprini CALCOLO PARALLELO SUPERARE I LIMITI DI CALCOLO A cura di Tania Caprini 1 CALCOLO SERIALE: esecuzione di istruzioni in sequenza CALCOLO PARALLELO: EVOLUZIONE DEL CALCOLO SERIALE elaborazione di un istruzione

Dettagli

Lezione1. Cos è la computer grafica. Lezione del 10 Marzo 2010. Michele Antolini Dipartimento di Ingegneria Meccanica Politecnico di Milano

Lezione1. Cos è la computer grafica. Lezione del 10 Marzo 2010. Michele Antolini Dipartimento di Ingegneria Meccanica Politecnico di Milano Lezione1 Informatica Grafica Cos è la computer grafica Lezione del 10 Marzo 2010 Grafica OpenGL vs Direct Dipartimento di Ingegneria Meccanica Politecnico di Milano 1.1 Tubo a Raggi Catodici Cathode Ray

Dettagli

PAES. Laurea Specialistica in Informatica. Analisi e sviluppo di un implementazione parallela dell AES per. architetture eterogenee multi/many-core

PAES. Laurea Specialistica in Informatica. Analisi e sviluppo di un implementazione parallela dell AES per. architetture eterogenee multi/many-core PAES Analisi e sviluppo di un implementazione parallela dell AES per architetture eterogenee multi/many-core Candidato Paolo Bernardi Relatore Osvaldo Gervasi Laurea Specialistica in Informatica Contesto

Dettagli

Computazione multi-processo. Condivisione, Comunicazione e Sincronizzazione dei Processi. Segnali. Processi e Threads Pt. 2

Computazione multi-processo. Condivisione, Comunicazione e Sincronizzazione dei Processi. Segnali. Processi e Threads Pt. 2 Computazione multi-processo Avere più processi allo stesso momento implica/richiede Processi e Threads Pt. 2 Concorrenza ed efficienza Indipendenza e protezione dei dati ma deve prevedere/permettere anche:

Dettagli

Componenti di Sistemi Operativi. System Call Programmi di sistema Componenti di un SO Servizi di SO

Componenti di Sistemi Operativi. System Call Programmi di sistema Componenti di un SO Servizi di SO Componenti di so 1 Componenti di Sistemi Operativi System Call Programmi di sistema Componenti di un SO Servizi di SO 2 System Call Le system call forniscono l'interfaccia tra running program e SO Generalmente

Dettagli

Introduction to Scientific. (Graphics Processing Unit) and CUDA. Day 2

Introduction to Scientific. (Graphics Processing Unit) and CUDA. Day 2 Introduction to Scientific Programming using GP-GPU (Graphics Processing Unit) and CUDA Day 2 0 Gerarchia di memoria in CUDA Global Memory Sistema di caching Accessi alla memoria globale Shared Memory

Dettagli

Architetture. Paride Dagna. SuperComputing Applications and Innovation Department 18/02/2013

Architetture. Paride Dagna. SuperComputing Applications and Innovation Department 18/02/2013 Architetture Paride Dagna SuperComputing Applications and Innovation Department 18/02/2013 Introduzione Grazie alle moderne tecniche di programmazione e agli strumenti di sviluppo attualmente disponibili,

Dettagli

Rendering. Visione Artificiale - 11 dicembre 2008. Agenda (1 di 2) - Rendering Real-Time e non Real Time. - Ambienti di moodellazione non Real Time

Rendering. Visione Artificiale - 11 dicembre 2008. Agenda (1 di 2) - Rendering Real-Time e non Real Time. - Ambienti di moodellazione non Real Time Rendering Visione Artificiale - 11 dicembre 2008 21/02/2008 Agenda (1 di 2) - Rendering Real-Time e non Real Time - Ambienti di moodellazione non Real Time 3D Studio MAX Maya Ambienti OpenSource: Blender

Dettagli

ANALISI E SVILUPPO DI SHADER GRAFICI IN LINGUAGGIO GLSL ANALYSIS AND DEVELOPMENT OF GRAPHICS SHADERS USING GLSL

ANALISI E SVILUPPO DI SHADER GRAFICI IN LINGUAGGIO GLSL ANALYSIS AND DEVELOPMENT OF GRAPHICS SHADERS USING GLSL UNIVERSITÀ DEGLI STUDI DI PARMA FACOLTÀ DI INGEGNERIA Corso di Laurea in Ingegneria Informatica ANALISI E SVILUPPO DI SHADER GRAFICI IN LINGUAGGIO GLSL ANALYSIS AND DEVELOPMENT OF GRAPHICS SHADERS USING

Dettagli

Pipeline di rendering

Pipeline di rendering Pipeline di rendering Davide Gadia Corso di Programmazione Grafica per il Tempo Reale Laurea Magistrale in Informatica per la Comunicazione a.a. 2012/2013 Outline Grafica off-line vs Grafica real-time

Dettagli

TRUECRACK INTRODUZIONE

TRUECRACK INTRODUZIONE TRUECRACK Il software TRUECRACK effettua un attacco a forza bruta per trovare la password di un volume TrueCrypt cifrato con le impostazioni di default del programma. Per diminuire il tempo previsto per

Dettagli

Introduzione ai sistemi operativi

Introduzione ai sistemi operativi Introduzione ai sistemi operativi Che cos è un S.O.? Shell Utente Utente 1 2 Utente N Window Compilatori Assembler Editor.. DB SOFTWARE APPLICATIVO System calls SISTEMA OPERATIVO HARDWARE Funzioni di un

Dettagli

Introduction to Scientific Programming using GPGPU and CUDA

Introduction to Scientific Programming using GPGPU and CUDA Introduction to Scientific Programming using GPGPU and CUDA Day 1 Luca Ferraro l.ferraro@cineca.it Sergio Orlandini s.orlandini@cineca.it 0 Agenda I giorno: II giorno: Introduzione al GPU Computing Il

Dettagli

Esame di INFORMATICA

Esame di INFORMATICA Università di L Aquila Facoltà di Biotecnologie Esame di INFORMATICA Lezione 4 MACCHINA DI VON NEUMANN Anni 40 i dati e i programmi che descrivono come elaborare i dati possono essere codificati nello

Dettagli

I Thread. I Thread. I due processi dovrebbero lavorare sullo stesso testo

I Thread. I Thread. I due processi dovrebbero lavorare sullo stesso testo I Thread 1 Consideriamo due processi che devono lavorare sugli stessi dati. Come possono fare, se ogni processo ha la propria area dati (ossia, gli spazi di indirizzamento dei due processi sono separati)?

Dettagli

Fondamenti di Grafica Tridimensionale

Fondamenti di Grafica Tridimensionale Fondamenti di Grafica Tridimensionale La Pipeline Grafica Marco Di Benedetto marco.dibenedetto@isti.cnr.it Visualizzazione dell Informazione noi siamo qui Informazione mondo reale (es: 3D scans) creazione

Dettagli

Università degli Studi di Napoli Federico II

Università degli Studi di Napoli Federico II Università degli Studi di Napoli Federico II Facoltà di Scienze MM.FF.NN. Corso di Laurea in Informatica Tesi sperimentale di Laurea Triennale Calcolo ad alte prestazioni basato su GPU Un modello ibrido

Dettagli

WebGL. Lezione 18: 15 Maggio 2014

WebGL. Lezione 18: 15 Maggio 2014 WebGL Lezione 18: 15 Maggio 2014 Cronologia: Grafica 3D nell Hardware In principio (giurassico informatico) postazioni specializzate La Silicon Graphics si afferma come produttrice di workstation grafiche

Dettagli

Gianluigi Magnasco easitec S.r.l. Parma, 16 Settembre 2010

Gianluigi Magnasco easitec S.r.l. Parma, 16 Settembre 2010 Soft Control facile con RTX e Windows Embedded Standard 7 RTX 2009: funzionalità ed uso pratico Gianluigi Magnasco easitec S.r.l. Parma, 16 Settembre 2010 Definizione di Sistema Tempo Reale: Definizione

Dettagli

UNIVERSITA DEGLI STUDI DI PARMA TECNICHE DI PROGRAMMAZIONE PORTABILI PER LA SIMULAZIONE DI SISTEMI FISICI SULLE ARCHITETTURE GPU E MANY-CORE

UNIVERSITA DEGLI STUDI DI PARMA TECNICHE DI PROGRAMMAZIONE PORTABILI PER LA SIMULAZIONE DI SISTEMI FISICI SULLE ARCHITETTURE GPU E MANY-CORE UNIVERSITA DEGLI STUDI DI PARMA DIPARTIMENTO DI FISICA E SCIENZE DELLA TERRA CORSO DI LAUREA TRIENNALE IN FISICA ANNO ACCADEMICO 2013/2014 TECNICHE DI PROGRAMMAZIONE PORTABILI PER LA SIMULAZIONE DI SISTEMI

Dettagli

CAP. 4: Aspetti generali del Sistema Operativo Linux. l http://home.dei.polimi.it/silvano/acso.htm

CAP. 4: Aspetti generali del Sistema Operativo Linux. l http://home.dei.polimi.it/silvano/acso.htm Struttura interna del sistema Operativo Linux CAP. 4: Aspetti generali del Sistema Operativo Linux CAP. 5: Funzionalità del calcolatore l http://home.dei.polimi.it/silvano/acso.htm Funzionalità del Sistema

Dettagli

UNIVERSITÀ DEGLI STUDI DI MODENA E REGGIO EMILIA

UNIVERSITÀ DEGLI STUDI DI MODENA E REGGIO EMILIA UNIVERSITÀ DEGLI STUDI DI MODENA E REGGIO EMILIA Facoltà di Scienze Matematiche, Fisiche e Naturali Corso di Laurea in Informatica Studio e Sviluppo di un metodo di parallelizzazione in ambiente grafico

Dettagli

Openmosix e Beowulf: introduzione e confronto

Openmosix e Beowulf: introduzione e confronto Openmosix e Beowulf: introduzione e confronto Giovanni Perbellini Cluster Introduzione Cluster ESD Openmosix Comandi principali Beowulf (PVM) Comandi principali Libreria PVM API Agenda 1 Introduzione -

Dettagli

PARTE II PROGRAMMAZIONE PARALLELA

PARTE II PROGRAMMAZIONE PARALLELA PARTE II PROGRAMMAZIONE PARALLELA Metodologie di Esplicitazione del Metodologie di Esplicitazione del Implicito Funzionale (Control Parallelism ) Basato sui dati (Data Parallelism ) Ogni metodologia di

Dettagli

Modello dei processi. Riedizione delle slide della Prof. Di Stefano

Modello dei processi. Riedizione delle slide della Prof. Di Stefano Modello dei processi Riedizione delle slide della Prof. Di Stefano 1 Processi Modello di Processi asincroni comunicanti Process Scheduling Operazioni sui Processi Cooperazione tra Processi Interprocess

Dettagli

Sistema di protezione

Sistema di protezione Sistema di protezione - Un processo potrebbe tentare di modificare il programma o i dati di un altro processo o di parte del S.O. stesso. - Protezione: politiche (cosa) e meccanismi (come) per controllare

Dettagli

GPU (Graphics Processing Unit) Programming in CUDA. Giorno 1

GPU (Graphics Processing Unit) Programming in CUDA. Giorno 1 GPU (Graphics Processing Unit) Programming in CUDA Giorno 1 Agenda I giorno: Introduzione a CUDA Utilizzo del compilatore nvcc Laboratorio --- pausa pranzo --- Introduzione all hardware GPU Controllo errore

Dettagli

La genealogia di Windows. Windows NT e Windows 95/98. Dimensioni del codice. Parte IX. Windows

La genealogia di Windows. Windows NT e Windows 95/98. Dimensioni del codice. Parte IX. Windows La genealogia di Windows Parte IX Windows Sistemi Operativi - prof. Silvio Salza - a.a. 2008-2009 IX - 1 DOS: sistema operativo monoutente Windows 3.1 interfaccia a finestre che gira su DOS Windows 95/98

Dettagli

Parte IX. Windows. Sistemi Operativi - prof. Silvio Salza - a.a. 2008-2009 IX - 1

Parte IX. Windows. Sistemi Operativi - prof. Silvio Salza - a.a. 2008-2009 IX - 1 Parte IX Windows Sistemi Operativi - prof. Silvio Salza - a.a. 2008-2009 IX - 1 La genealogia di Windows DOS: sistema operativo monoutente Windows 3.1 interfaccia a finestre che gira su DOS Windows 95/98

Dettagli

IMPLEMENTAZIONE SU PIATTAFORMA EMBEDDED DI ALGORITMI PER L'ESTRAPOLAZIONE DI CONTENUTO SEMANTICO DA IMMAGINI

IMPLEMENTAZIONE SU PIATTAFORMA EMBEDDED DI ALGORITMI PER L'ESTRAPOLAZIONE DI CONTENUTO SEMANTICO DA IMMAGINI UNIVERSITÀ DEGLI STUDI DI GENOVA FACOLTÀ DI INGEGNERIA TESI DI LAUREA IN INGEGNERIA ELETTRONICA IMPLEMENTAZIONE SU PIATTAFORMA EMBEDDED DI ALGORITMI PER L'ESTRAPOLAZIONE DI CONTENUTO SEMANTICO DA IMMAGINI

Dettagli

HARD COMPUTING APPLICATO A QUERY SQL

HARD COMPUTING APPLICATO A QUERY SQL HARD COMPUTING APPLICATO A QUERY SQL DOTT. STEFANO GHIO DISI DIPARTMENTO DI INFORMATICA E SCIENZE DELL'INFORMAZIONE, GENOVA RELAZIONE PER IMPLEMENTAZIONE DI LINGUAGGI DOCENTE PROF. MASSIMO ANCONA 1 Indice

Dettagli

Processi e thread. Dipartimento di Informatica Università di Verona, Italy. Sommario

Processi e thread. Dipartimento di Informatica Università di Verona, Italy. Sommario Processi e thread Dipartimento di Informatica Università di Verona, Italy Sommario Concetto di processo Stati di un processo Operazioni e relazioni tra processi Concetto di thread Gestione dei processi

Dettagli

Analisi di immagini con trasformata Ranklet: ottimizzazioni computazionali su CPU e GPU

Analisi di immagini con trasformata Ranklet: ottimizzazioni computazionali su CPU e GPU Alma Mater Studiorum Università di Bologna FACOLTÀ DI SCIENZE MATEMATICHE, FISICHE E NATURALI Corso di Laurea Magistrale in Informatica Analisi di immagini con trasformata Ranklet: ottimizzazioni computazionali

Dettagli

Sistemi Operativi STRUTTURA DEI SISTEMI OPERATIVI 3.1. Sistemi Operativi. D. Talia - UNICAL

Sistemi Operativi STRUTTURA DEI SISTEMI OPERATIVI 3.1. Sistemi Operativi. D. Talia - UNICAL STRUTTURA DEI SISTEMI OPERATIVI 3.1 Struttura dei Componenti Servizi di un sistema operativo System Call Programmi di sistema Struttura del sistema operativo Macchine virtuali Progettazione e Realizzazione

Dettagli

Posix Threads: l evoluzione dei processi UNIX

Posix Threads: l evoluzione dei processi UNIX Posix Threads: l evoluzione dei processi UNIX Raffaele Quitadamo, PhD in Computer Science Università di Modena e Reggio Emilia quitadamo.raffaele@unimore.it Sommario Pthreads vs Unix processes L API per

Dettagli

Introduzione a API e game engine per la programmazione grafica

Introduzione a API e game engine per la programmazione grafica Introduzione a API e game engine per la programmazione grafica OpenGL e WebGL Davide Gadia Corso di Programmazione Grafica per il Tempo Reale Laurea Magistrale in Informatica per la Comunicazione a.a.

Dettagli

Marco Danelutto Dipartimento di Informatica Università di Pisa 16 ottobre 2014

Marco Danelutto Dipartimento di Informatica Università di Pisa 16 ottobre 2014 Marco Danelutto Dipartimento di Informatica Università di Pisa 16 ottobre 2014 La macchina calcolatore Oggetto costituito da componenti diversi Unità centrale (CPU) Memoria Periferiche Unità centrale Esegue

Dettagli

FONDAMENTI di INFORMATICA L. Mezzalira

FONDAMENTI di INFORMATICA L. Mezzalira FONDAMENTI di INFORMATICA L. Mezzalira Possibili domande 1 --- Caratteristiche delle macchine tipiche dell informatica Componenti hardware del modello funzionale di sistema informatico Componenti software

Dettagli

Calcolatori Elettronici

Calcolatori Elettronici Calcolatori Elettronici Classificazione dei calcolatori elettronici Sistemi basati sull architettura di Von Neumann Sistemi basati sull architettura Harward Architettura dei calcolatori: definizioni Evoluzione

Dettagli

Introduzione. Classificazione di Flynn... 2 Macchine a pipeline... 3 Macchine vettoriali e Array Processor... 4 Macchine MIMD... 6

Introduzione. Classificazione di Flynn... 2 Macchine a pipeline... 3 Macchine vettoriali e Array Processor... 4 Macchine MIMD... 6 Appunti di Calcolatori Elettronici Esecuzione di istruzioni in parallelo Introduzione... 1 Classificazione di Flynn... 2 Macchine a pipeline... 3 Macchine vettoriali e Array Processor... 4 Macchine MIMD...

Dettagli

Sistemi Operativi. Processi GESTIONE DEI PROCESSI. Concetto di Processo. Scheduling di Processi. Operazioni su Processi. Processi Cooperanti

Sistemi Operativi. Processi GESTIONE DEI PROCESSI. Concetto di Processo. Scheduling di Processi. Operazioni su Processi. Processi Cooperanti GESTIONE DEI PROCESSI 4.1 Processi Concetto di Processo Scheduling di Processi Operazioni su Processi Processi Cooperanti Concetto di Thread Modelli Multithread I thread in diversi S.O. 4.2 Concetto di

Dettagli

C. P. U. MEMORIA CENTRALE

C. P. U. MEMORIA CENTRALE C. P. U. INGRESSO MEMORIA CENTRALE USCITA UNITA DI MEMORIA DI MASSA La macchina di Von Neumann Negli anni 40 lo scienziato ungherese Von Neumann realizzò il primo calcolatore digitale con programma memorizzato

Dettagli

Lezione 2 Principi Fondamentali di SO Interrupt e Caching. Sommario

Lezione 2 Principi Fondamentali di SO Interrupt e Caching. Sommario Lezione 2 Principi Fondamentali di SO Interrupt e Caching Sommario Operazioni di un SO: principi fondamentali Una visione schematica di un calcolatore Interazione tra SO, Computer e Programmi Utente 1

Dettagli

Microprocessori, Microcontrollori e DSP (Digital Signal Processors)

Microprocessori, Microcontrollori e DSP (Digital Signal Processors) Microprocessori, Microcontrollori e DSP (Digital Signal Processors) Il microprocessore è un dispositivo integrato digitale che può essere programmato con una serie di istruzioni per effettuare una specifica

Dettagli

In un modello a strati il SO si pone come un guscio (shell) tra la macchina reale (HW) e le applicazioni 1 :

In un modello a strati il SO si pone come un guscio (shell) tra la macchina reale (HW) e le applicazioni 1 : Un Sistema Operativo è un insieme complesso di programmi che, interagendo tra loro, devono svolgere una serie di funzioni per gestire il comportamento del computer e per agire come intermediario consentendo

Dettagli

Architettura di un sistema operativo

Architettura di un sistema operativo Architettura di un sistema operativo Struttura di un S.O. Sistemi monolitici Sistemi a struttura semplice Sistemi a livelli Virtual Machine Sistemi basati su kernel Sistemi con microkernel Sistemi con

Dettagli

Trasparenze del Corso di Sistemi Operativi

Trasparenze del Corso di Sistemi Operativi Università di Udine Facoltà di Scienze MM.FF.NN. Laurea in Informatica A.A. 2005/06 Struttura dei Sistemi Operativi Trasparenze del Corso di Sistemi Operativi Marina Lenisa Università di Udine Componenti

Dettagli

Il Concetto di Processo

Il Concetto di Processo Processi e Thread Il Concetto di Processo Il processo è un programma in esecuzione. È l unità di esecuzione all interno del S.O. Solitamente, l esecuzione di un processo è sequenziale (le istruzioni vengono

Dettagli

Università degli Studi G. d'annunzio C.L. Economia e Informatica per l'impresa. Sistemi Operativi e Reti A.A. 2014/2015 prof.

Università degli Studi G. d'annunzio C.L. Economia e Informatica per l'impresa. Sistemi Operativi e Reti A.A. 2014/2015 prof. Università degli Studi G. d'annunzio C.L. Economia e Informatica per l'impresa Sistemi Operativi e Reti A.A. 2014/2015 prof. Gianluca Amato Architettura degli elaboratori Architettura Hardware Architettura

Dettagli

So.ware. Insieme di programmi che perme6ono al calcolatore di eseguire determinate funzionalità Si dis,ngue tra:

So.ware. Insieme di programmi che perme6ono al calcolatore di eseguire determinate funzionalità Si dis,ngue tra: Sistemi opera,vi So.ware Insieme di programmi che perme6ono al calcolatore di eseguire determinate funzionalità Si dis,ngue tra: So.ware di sistema: Sistema Opera,vo So.ware applica,vo: Applicazioni Programma

Dettagli

Introduzione alle architetture dei processori

Introduzione alle architetture dei processori Architettura dei microprocessori Argomenti CLASSIFICAZIONE MICROPROCESSORI Basic concepts 80x86, x64 Architettura pc Tecniche per incrementare le prestazioni 07/08 CLASSIFICAZIONE ELABORATORI(MICROPROCESSORI)

Dettagli

Sommario. Analysis & design delle applicazioni parallele. Misura delle prestazioni parallele. Tecniche di partizionamento.

Sommario. Analysis & design delle applicazioni parallele. Misura delle prestazioni parallele. Tecniche di partizionamento. Sommario Analysis & design delle applicazioni parallele Misura delle prestazioni parallele Tecniche di partizionamento Comunicazioni Load balancing 2 Primi passi: analizzare il problema Prima di iniziare

Dettagli

Input/Output: bus, interfacce, periferiche

Input/Output: bus, interfacce, periferiche Architettura degli Elaboratori e delle Reti Lezione 29 Input/Output: bus, interfacce, periferiche A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L

Dettagli

(1) - - (4) R4 = R7 * R7 (4) (2) (3) 5 - (4) rinviata perché in WAW con (3) 6 (3) e (4) ritirabili ma attendono il completamento di (2) (2) (3) (4)

(1) - - (4) R4 = R7 * R7 (4) (2) (3) 5 - (4) rinviata perché in WAW con (3) 6 (3) e (4) ritirabili ma attendono il completamento di (2) (2) (3) (4) Esercizio 1 (20%) Si assuma di avere una macchina con 10 registri ufficiali (da R0 a R9) e sufficienti registri segreti in grado di avviare 2 istruzioni per ciclo di clock. Tale macchina richiede 2 cicli

Dettagli

Il sistema di I/O. Hardware di I/O Interfacce di I/O Software di I/O. Introduzione

Il sistema di I/O. Hardware di I/O Interfacce di I/O Software di I/O. Introduzione Il sistema di I/O Hardware di I/O Interfacce di I/O Software di I/O Introduzione 1 Sotto-sistema di I/O Insieme di metodi per controllare i dispositivi di I/O Obiettivo: Fornire ai processi utente un interfaccia

Dettagli

drag & drop visual programming appinventor storia appinventor un esempio di drag & drop programming: Scratch

drag & drop visual programming appinventor storia appinventor un esempio di drag & drop programming: Scratch drag & drop visual programming appinventor realizzazione app per Google Android OS appinventor è un applicazione drag & drop visual programming Contrariamente ai linguaggi tradizionali (text-based programming

Dettagli

Definizione Parte del software che gestisce I programmi applicativi L interfaccia tra il calcolatore e i programmi applicativi Le funzionalità di base

Definizione Parte del software che gestisce I programmi applicativi L interfaccia tra il calcolatore e i programmi applicativi Le funzionalità di base Sistema operativo Definizione Parte del software che gestisce I programmi applicativi L interfaccia tra il calcolatore e i programmi applicativi Le funzionalità di base Architettura a strati di un calcolatore

Dettagli

MACCHINA DI VON NEUMANN

MACCHINA DI VON NEUMANN I seguenti appunti non hanno la pretesa di essere esaustivi, ma hanno l unico scopo di illustrare in modo schematico i concetti necessari allo sviluppo del programma di Informatica della 1D del Liceo Scientifico

Dettagli

Architettura di un sistema operativo

Architettura di un sistema operativo Architettura di un sistema operativo Dipartimento di Informatica Università di Verona, Italy Struttura di un S.O. Sistemi monolitici Sistemi a struttura semplice Sistemi a livelli Virtual Machine Sistemi

Dettagli

Parte IV Architettura della CPU Central Processing Unit

Parte IV Architettura della CPU Central Processing Unit Parte IV Architettura della CPU Central Processing Unit IV.1 Struttura della CPU All interno di un processore si identificano in genere due parti principali: l unità di controllo e il data path (percorso

Dettagli

Calcolo numerico e programmazione Architettura dei calcolatori

Calcolo numerico e programmazione Architettura dei calcolatori Calcolo numerico e programmazione Architettura dei calcolatori Tullio Facchinetti 30 marzo 2012 08:57 http://robot.unipv.it/toolleeo Il calcolatore tre funzionalità essenziali:

Dettagli

Componenti dell elaboratore

Componenti dell elaboratore L hardware del PC Componenti dell elaboratore Hardware Parte fisica del sistema Dispositivi fisici Software Parte logica del sistema Programmi e dati 2 Hardware dell elaboratore 3 L'architettura del calcolatore

Dettagli

HARDWARE. Relazione di Informatica

HARDWARE. Relazione di Informatica Michele Venditti 2 D 05/12/11 Relazione di Informatica HARDWARE Con Hardware s intende l insieme delle parti solide o ( materiali ) del computer, per esempio : monitor, tastiera, mouse, scheda madre. -

Dettagli

Dipartimento di Informtica e Sistemistica Università di Roma La Sapienza

Dipartimento di Informtica e Sistemistica Università di Roma La Sapienza Dipartimento di Informtica e stica Università di Roma La Sapienza Cosa è un sistema operativo Esempi di Insieme di componenti SW che gestiscono le operazioni di basso livello dell elaboratore Compiti di

Dettagli

Componenti del Sistema di Elaborazione

Componenti del Sistema di Elaborazione Componenti del Sistema di Elaborazione Il Sistema di Elaborazione Monitor Tastiera Processore Memoria Centrale (Programmi + Dati) Memorie di massa Altre periferiche Rete Rete a.a. 2002-03 L. Borrelli 2

Dettagli

Parte VIII. Architetture Parallele

Parte VIII. Architetture Parallele Parte VIII Architetture Parallele VIII.1 Motivazioni Limite di prestazioni delle architetture sequenziali: velocità di propagazione dei segnali, la luce percorre 30 cm in un nsec! Migliore rapporto costo/prestazioni

Dettagli

Trasparenze del Corso di Sistemi Operativi

Trasparenze del Corso di Sistemi Operativi Università di Udine Facoltà di Scienze MM.FF.NN. Laurea in Informatica A.A. 2009/10 Trasparenze del Corso di Sistemi Operativi Marina Lenisa Università di Udine Copyright c 2000-04 Marino Miculan (miculan@dimi.uniud.it)

Dettagli

INFORMATICA 1 L. Mezzalira

INFORMATICA 1 L. Mezzalira INFORMATICA 1 L. Mezzalira Possibili domande 1 --- Caratteristiche delle macchine tipiche dell informatica Componenti hardware del modello funzionale di sistema informatico Componenti software del modello

Dettagli

SOMMARIO. La CPU I dispositivi iti i di memorizzazione Le periferiche di Input/Output. a Montagn Maria

SOMMARIO. La CPU I dispositivi iti i di memorizzazione Le periferiche di Input/Output. a Montagn Maria Parte 4: HARDWARE SOMMARIO La CPU I dispositivi iti i di memorizzazione i Le periferiche di Input/Output na a Montagn Maria LA CPU CPU: Central Processing Unit. L unità centrale di processo si occupa dell

Dettagli

CAPITOLO 5 - Sistemi Operativi Moderni

CAPITOLO 5 - Sistemi Operativi Moderni CAPITOLO 5 - Sistemi Operativi Moderni PRESENTAZIONE DI INSIEME Vedremo ora come si è evoluta nel tempo la struttura di un sistema operativo, per passare dalle vecchie strutture di tipo normalmente modulari,

Dettagli

CORSO I.F.T.S TECNICHE PER LA PROGETTAZIONE E LA GESTIONE DI DATABASE

CORSO I.F.T.S TECNICHE PER LA PROGETTAZIONE E LA GESTIONE DI DATABASE CORSO I.F.T.S TECNICHE PER LA PROGETTAZIONE E LA GESTIONE DI DATABASE Ing. Mariano Di Claudio Lezione del 24/09/2014 Indice 1. Aspetti di Data Management CouchBase 2. Aspetti Architetturali Infrastruttura

Dettagli

CONCETTI BASE dell'informatica Cose che non si possono non sapere!

CONCETTI BASE dell'informatica Cose che non si possono non sapere! CONCETTI BASE dell'informatica Cose che non si possono non sapere! Pablo Genova I. I. S. Angelo Omodeo Mortara A. S. 2015 2016 COS'E' UN COMPUTER? È una macchina elettronica programmabile costituita da

Dettagli

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2013-14. Pietro Frasca.

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2013-14. Pietro Frasca. Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2013-14 Pietro Frasca Lezione 3 Martedì 15-10-2013 1 Struttura ed organizzazione software dei sistemi

Dettagli

Evoluzione dei sistemi operativi (5) Evoluzione dei sistemi operativi (4) Classificazione dei sistemi operativi

Evoluzione dei sistemi operativi (5) Evoluzione dei sistemi operativi (4) Classificazione dei sistemi operativi Evoluzione dei sistemi operativi (4) Sistemi multiprogrammati! più programmi sono caricati in contemporaneamente, e l elaborazione passa periodicamente dall uno all altro Evoluzione dei sistemi operativi

Dettagli

Prodotto Matrice - Vettore in OpenMP

Prodotto Matrice - Vettore in OpenMP Facoltà di Ingegneria Corso di Studi in Ingegneria Informatica Elaborato di Calcolo Parallelo Prodotto Matrice - Vettore in OpenMP Anno Accademico 2011/2012 Professoressa Alessandra D Alessio Studenti

Dettagli

Grafica 3D Interattiva

Grafica 3D Interattiva Informatica Grafica ][ Marco Gribaudo marcog@di.unito.it Grafica 3D Interattiva sono una libreria di funzioni a basso livello per facilitare la scrittura di videogiochi e di applicazioni multimediali.

Dettagli

L organizzazione interna della memoria e del banco di registri prevedono generalmente che le uscite di 2 o più componenti

L organizzazione interna della memoria e del banco di registri prevedono generalmente che le uscite di 2 o più componenti Banco di registri e memoria Corso ACSO prof. Cristina SILVANO Politecnico di Milano Componenti di memoria e circuiti di pilotaggio L organizzazione interna della memoria e del banco di registri prevedono

Dettagli

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2014-15. Pietro Frasca.

Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2014-15. Pietro Frasca. Università di Roma Tor Vergata Corso di Laurea triennale in Informatica Sistemi operativi e reti A.A. 2014-15 Pietro Frasca Lezione 5 Martedì 21-10-2014 Thread Come abbiamo detto, un processo è composto

Dettagli

Schede grafiche per workstation HP serie Z

Schede grafiche per workstation HP serie Z Guida alle vendite Schede grafiche per workstation HP serie Z Guida rapida Sommario Compatibilità con workstation desktop... 3 Compatibilità con workstation mobile e All-in-One... 4 Caratteristiche a confronto:

Dettagli

Capitolo 2 -- Silberschatz

Capitolo 2 -- Silberschatz Struttura dei Sistemi Operativi Capitolo 2 -- Silberschatz Struttura di un sistema operativo Servizi di un sistema operativo Interfaccia Utente Chiamate di sistema Tipi di chiamate Programma di sistema

Dettagli

Architettura hardware

Architettura hardware Architettura dell elaboratore Architettura hardware la parte che si può prendere a calci Sistema composto da un numero elevato di componenti, in cui ogni componente svolge una sua funzione elaborazione

Dettagli

Supporto al Sistema Operativo

Supporto al Sistema Operativo Supporto al Sistema Operativo Middleware di supporto al sistema operativo in sistemi distribuiti Funzione del nucleo Modelli architetturali di SO Decomposizione delle funzionalità Processi, thread, processi

Dettagli

Organizzazione Monolitica

Organizzazione Monolitica Principali componenti di un sistema Applicazioni utente Interprete di comandi (shell) Interfaccia grafica (desktop) Gestore del processore / Scheduler(s) Gestore della memoria Gestore delle periferiche/

Dettagli

Rea Re l a Time Audio Stre Str aming con: w w w. p o r t a u d i o. c o m

Rea Re l a Time Audio Stre Str aming con: w w w. p o r t a u d i o. c o m Real Time Audio Streaming con: www.portaudio.com Riferimentii Ing. Antonio Salini Mail: antonio.salini@gmail.com Web: www.antoniosalini.it Definizioni: Dispositivo hardware di I/O: Può essere una scheda

Dettagli

I multi processori. Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it. Università degli Studi di Milano

I multi processori. Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it. Università degli Studi di Milano I multi processori Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Patterson, sezione 1.5, 1.6, 2.17, 7.1, 7.2, 7.3, 7.4, 7.5, 7.6,

Dettagli

Struttura di un sistema operativo. Struttura dei Sistemi Operativi. Servizi per l utente generico. Servizi per l utente generico

Struttura di un sistema operativo. Struttura dei Sistemi Operativi. Servizi per l utente generico. Servizi per l utente generico Impossibile visualizzare l'immagine. Struttura di un sistema operativo Struttura dei Sistemi Operativi Servizi di un sistema operativo Interfaccia Utente Capitolo 2 -- Silberschatz Chiamate di sistema

Dettagli