MEMORIE CACHE. Due architetture a confronto: ARM Cortex A9 ed Intel Core 2 Duo

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1 MEMORIE CACHE Due architetture a confronto: ARM Cortex A9 ed Intel Core 2 Duo Corso di Laurea Specialistica in Ingegneria elettronica Esame di: Architettura e Programmazione dei Microcontrollori Docente: Prof. Ing Ferdinando Liberti Studente: Olive Giuseppe

2 Indice Sistemi di memoria: caratteristiche generali. Memorie cache: caratteristiche ed aspetti tecnologici. Intel Core 2 Duo. ARM Cortex A9. Bibliografia

3 Sistemi di memoria: caratteristiche generali All'interno dei controllori, o meglio nel caratterizzarne l'architettura, le memorie cache ricoprono una importanza non banale, direi quasi strategica. Nell'evoluzione dei processori hanno, infatti, contribuito costruttivamente ad un sostanziale incremento delle prestazioni. Prima di trattare nel dettaglio le caratteristiche delle memorie cache, vediamo più in generale come si contraddistinguono i sistemi di memoria. I sistemi di memoria sono caratterizzati principalmente da: Prestazioni: comprende il tempo di accesso, il tempo di ciclo e la velocità di trasferimento. Capacità: sia per le memorie esterne sia per quelle interne, essa è tipicamente espressa in byte ( 1 byte = 8 bit ). Può, con riferimento a quelle interne, essere espressa anche in parole. Ogni parola può essere formata da 8,16, o 32 bit. Metodo di accesso: sequenziale: la memoria è organizzata in unità chiamate record e l'accesso ad esse avviene in modo sequenziale. diretto: l'organizzazione è sempre in record, l'accesso avviene direttamente ed è seguito da una ricerca sequenziale per raggiungere la locazione sequenziale. casuale: ogni locazione è indirizzabile ed ha il proprio circuito di indirizzamento. associativo: le locazioni hanno un proprio indirizzo e la propria ricerca ricerca avviene sul base di un confronto di queste con una particolare configurazione di bit. Modello fisico: si intende una tipologia di memoria a semiconduttore, magnetico, ottico, magneto-ottico. Organizzazione: moduli di memoria. Locazione: si intende se la memoria si trova all'interno o all'esterno al calcolatore.

4 Unità di trasferimento: numeri di bit letti o scritti contemporaneamente all'interno della memoria. Alle volte possono coincidere con le parole. Caratteristiche fisiche: volatile o non volatile, riscrivibile o non riscrivibile. Le memorie possono essere classificate in base ad una gerarchia, che si basa sulle dimensioni, sul costo per bit e sulla velocità nell'accedere ai dati. È importante far notare come all'aumentare del costo per bit diminuisca la dimensione ed aumenta la velocità di accesso alle informazioni [1]. Figura 1 Gerarchia della memoria [1]. Quindi una minore dimensione implica: una maggiore velocità una dimensione minore. Consideriamo adesso una immagine di come le memorie cache si collocano rispetto alle altre tipologie, in base alle caratteristiche appena elencate.

5 Memorie cache: caratteristiche ed aspetti tecnologici. La memoria cache è più rapida della memoria centrale e viene sempre posta tra questa ed il processore. È spesso realizzata con celle di memoria di tipo SRAM. Una rappresentazione circuitale della singola cella è riportata nella figura seguente. Figura 2 Cella di RAM statica [1]. Di seguito elenchiamo gli aspetti e le caratteristiche principali di una memoria cache [1]: La dimensione: si vuole che la stessa sia abbastanza grande da essere il meno costosa possibile, garantendo elevate velocità di accesso. Il numero di cache: si intende il numero di livelli di cache. Avere più di un livello, generalmente due, garantisce un minore accesso alla memoria, aumentando di conseguenza la velocità di esecuzione delle istruzioni. Nello specifico ogni livello di cache può essere: separato: un esempio è il caso di cache per i dati e cache per le istruzioni. Il vantaggio è nel bilanciare il carico di informazioni che contengono e nell'essere più performante per pipeline o architetture superscalari; condiviso: vi è una cache comune. In questo caso la tipologia del contenuto dipende dalle necessità del processore. Se sono necessari più dati allora avremo una predominanza di tali contributi, se invece vi è necessità di istruzioni saranno loro ad

6 essere in maggioranza. La dimensione delle linee: deve essere grande abbastanza da contenere un blocco della memoria. Le funzioni di traduzione ( mapping ): ogni blocco di memoria viene copiato in una linea di cache e viene assegnato un tag di identificazione. Si dividono in: indirizzamento diretto: ad ogni linea di cache corrisponde un unico blocco. Semplice da implementare. Lo svantaggio è che se a due blocchi viene assegnata la stessa linea l'eventuale accesso a tali blocchi comporta il continuo scambio degli stessi blocchi. Fenomeno del thrashing; indirizzamento associativo: un qualunque blocco della memoria può essere contenuto in una qualsiasi linea di cache. Lo svantaggio è dovuto al complesso metodo di controllo in parallelo dei vari tag, per capire se un blocco è presente in memoria; indirizzamento set-associativo: è un compromesso tra i precedenti due approcci. Gli algoritmi di sostituzione: il più famoso è LRU least recently used Le politiche di scrittura: rappresentano i metodi di scrittura nelle cache. Si dividono in Write Back: viene modificato il contenuto della sola cache e non del corrispondente blocco in memoria; Write Through: viene modificato sia il contenuto della cache e sia il contenuto della memoria; Gli indirizzi della cache: possono essere virtuali se la cache è posta tra processore e modulo MMU ( memory mamagement unit ) o fisici se la cache si trova tra la MMU e la memoria centrale. Dopo aver affrontato una breve panoramica delle caratteristiche, nonché degli aspetti tecnologici, dei sistemi di memoria con particolare riferimento alle memorie cache, tratteremo nel seguito dell'articolo due particolari configurazioni di processore: Intel Core 2 Duo ed Arm Cortex-A9. Spiegheremo nel dettaglio, come le memorie cache si collocano in entrambe le configurazioni. I'apporto tecnologico e le principali differenze prestazionali.

7 Intel Core 2 Duo Iniziamo la nostra trattazione con il processore Intel Core 2 Duo T5600. Le specifiche, sono di seguito riportate [2]: Essentials Status Launched Processor Number T5600 # of Cores 2 # of Threads 2 Clock Speed 1.83 GHz L2 Cache 2 MB Bus/Core Ratio 11 FSB Speed 667 MHz FSB Parity No Instruction Set 64-bit Embedded Options Available No Supplemental SKU No Lithography 65 nm Max TDP 34 W VID Voltage Range V-1.300V Tray 1ku Budgetary Price $ Package Specifications TJUNCTION 100 C Package Size 35mm x 35mm Processing Die Size 143 mm 2 # of Processing Die Transistors 291 million Sockets Supported PBGA479, PPGA478 Halogen Free Options Available No Tabella 1 Specificare del processore Intel Core 2 Duo[2]. Il T5600 è un processore per dispositivi mobili, quali notebook. È composto da due core

8 superscalari. Il concetto di superscalarità per definizione può essere espresso come: la possibilità di eseguire le istruzioni in modo indipendente in pipeline distinte. Nella precedente definizione è stato citato il termine pipeline, che data la correlazione con il concetto di superscalarità, è importante specificare. Per pipeline si intende: la possibilità di eseguire due o più fasi distinte dell'esecuzione di un'istruzione macchina, nello stesso istante. Dalla tabella 1 possiamo facilmente intuire il numero di livelli di cache utilizzati e le dimensioni, rispettivamente. La configurazione del core per il processore in oggetto, si basa sull'avere: i core sullo stesso chip, il primo livello L1 di cache splittato per dati ed istruzioni per ogni core, il livello L2 di cache unificato, anch'esso per ogni core. La figura 3 mostra questa disposizione spaziale. Figura 3 Architettura generica di un microprocessore [3]. Volendo entrare sempre più nel dettaglio e definire i componenti che formano un'architettura x86, dunque anche quella del Core 2 Duo, l'immagine seguente mostra altri moduli a supporto della cache e dei core.

9 Figura 4 diagramma a blocchi dell'intel Core [1]. Ogni core prevede una propria unità di controllo termico indipendente ed una unità APIC ( Advanced Programmable Interrupt Controller ). L'APIC gestisce gli interrupt tra i core. Egli può commutare un interrupt proveniente dal core 1 ad interrompere il processo in esecuzione sul core 2, mediante interscambio tra gli APIC locali. Il Power Management Logic permette un mirato utilizzo dell'energia in modo da risparmiare, se possibile, sui consumi. In sistemi mobili, questo modulo è particolarmente importante perchè consente dunque una maggiore durata della batteria [1]. Altri fattori importanti che caratterizzano le prestazioni del dispositivo in esame sono: Il set delle istruzioni da 64 bit; Il numero di core: due; Le dimensioni tecnologiche ( lithography ): 65 nm; La velocità del clock ( clock-speed ): 1,83 Ghz; FSB speed: 667 Mhz; Con riferimento all'ultima specifica indicata, il FSB ( front-side-bus ) rappresenta l'interconnessione tra CPU ed i diversi componenti principali di un calcolatore: memoria, AGP/PCI, Sata, audio ed altri dispositivi. Nei multicore Intel le dimensioni delle memorie cache utilizzate, si differenziano anche per la

10 tipologia di microarchitettura core utilizzata. Nel nostro caso la cache, come più volte detto ha una dimensione di 2 MB e fa riferimento ad una configurazione Merom 2M [4]. La figura 5 riporta le varianti. Figura 5 Varianti Merom sui processori mobile Core 2 Duo [4]. Sul mercato esistono comunque altre tipologie di architetture per microprocessori: Conroe, Penryn e Yonanh [5]. La figura 6 riporta l'architettura di un Core 2 Duo in base alla configurazione Merom 2M. Tale configurazione sarà oggetto del nostro studio.

11 Figura 6 Architettura di un Core 2 Duo [5]. Il processore Intel Core 2 Duo sfrutta la tecnologia a 65 nm. Il processore mantiene il supporto per la tecnologia MMX, lo streaming di istruzioni SIMD e la completa compatibilità con l'architettura Intel a 32 bit, spesso indicata con IA-32. Sfrutta una architettura a 64 bit, sistemi operativi e registri sono dimensionati/progettati di conseguenza. L' Intel Core 2 Duo prevede cache di livello L1 dati e istruzioni da 32 KB rispettivamente e cache di levello L2 con tecnologia ATC Advanced Tranfer Cache. L'ATC fu introdotta nella versione Coppermine del Pentium III. Rappresenta la possibilità di inserire la cache di secondo livello sullo stesso chip core. L'ATC sfrutta la frequenza di clock del core. Le funzioni di traduzioni ( mapping ) utilizzati in questa architettura prevedono un 8-way set-associativo per il livello L1 e un 16-way setassociativo per il livello L2, con 256 bit data-bus.

12 Sfruttando il Data Prefetch Logic, il Core 2 Duo riesce a recuperare i dati in L2 prima che la cache L1 faccia richiesta, con conseguente riduzione di attese di cicli di bus [6]. In figura 6 si può notare anche la TLB, che è una particolare cache utilizzata per memorizzare gli indirizzi virtuali tradotti in un indirizzo fisico valido. La CPU può solo operare su dati e istruzioni che vengono mappati nel TLB. Se questa mappatura non è presente, il sistema deve ricrearla e questa operazione è relativamente costosa. Più grande è la pagina più la capacità del TLB è efficace. Se un'applicazione non fa buon uso delle TLB, accedendovi in modo causale, aumentare il formato della pagina può essere vantaggioso per le prestazioni, consentendo una parte più grande di spazio di indirizzi per essere classificate nella TLB. Come in questo alcuni microprocessori implementano due TLB. Uno per le pagine contenenti le istruzioni ( I-TLB ) e uno per le pagine contenenti i dati ( D-TLB ) [3].

13 ARM Cortex A9 I processori Cortex A9 sono processori ARM basati sull'architettura ARMv7. Progettato considerando, pipeline a 8 fasi, il concetto di superscalarità e con prestazioni di elevata efficienza energetica. Si adatta insomma alle necessità di una vasta gamma di consumatori, a reti aziendali e ad applicazioni mobili. Tutte le applicazioni si basano sui seguenti requisiti minimi: Maggiore efficienza di potenza con prestazioni più elevate per un consumo energetico più basso; Aumento delle prestazioni di picco per le applicazioni più esigenti; Possibilità di condividere il software e gli investimenti strumento su più dispositivi; Le caratteristiche di un microprocessore Cortex A9 sono elencate nella tabella 2 [7]: Cortex-A9 Architecture ARMv7-A Cortex Dhrystone Performance 2.50 DMIPS/MHz per core Multicore 1-4 cores Single core version also available ARM Thumb -2 / Thumb ISA Support Jazelle DBX and RCT DSP extenstion Advanced SIMD NEON unit (Optional) Floating Point Unit (Optional) Memory Management Debug and Trace Memory Management Unit CoreSight DK-A9 (available separately) Tabella 2 Specifiche del processore Cortex A9 [7].

14 La microarchitettura Cortex A9 può essere disponibile sia come multicore: Cortex A9 MPCore; che come single core. L'organizzazione delle cache utilizzate prevede una cache L1 associativa a quattro vie da 16, 32 o 64 KB ed una cache L2 fino a 8 MB attraverso il controllore opzionale di cache L2 [7]. Tra le caratteristiche chiave è importante segnalare quella di ottimizzazione del livello 1 di cache e la presenza di un controller del livello L2. Il primo rappresenta prestazioni e potenze ottimizzati per le cache di livello 1, le latenze di accesso sono ridotte al minimo, per massimizzare le prestazioni e minimizzare il consumo energetico. È inoltre presente un modulo di coerenza della cache, per una migliore comunicazione inter-processore. Il secondo permette una bassa latenza e accesso ad elevata larghezza di banda, fino a 2 MB, alla memoria cache in applicazioni con frequenze elevate, riducendo inoltre il consumo di energia associato all'accesso alla memoria non sul chip [8]. Trattiamo un po' più in dettaglio la cache presente nell'architettura del Cortex A9 ed alcuni dei componenti ad essa correlati. Figura 7 Sistema monoprocessore del Cortex A9 [9]. Il sistema di memoria L1 è dotato di: cache per istruzioni e dati separate. Ognuna con linee di lunghezza fissa di 32 byte. Percorsi di dati a 64 bit in tutto il sistema di memoria.

15 Supporto per quattro formati di pagina di memoria parole di memoria esportabili per sistemi di memoria esterna. Supporto per estensioni di sicurezza. Il lato dati del sistema di memoria L1 è dotato di: due buffer linefill da 32 byte e un buffer eviction da 32 byte. Un merging store buffer a 4 ingressi e 64 bit. Bisogna invalidare la cache istruzioni, la cache dati, TLB, e BTAC ( ) prima di utilizzarli. Mentre non si è tenuti a invalidare la principale TLB, anche se è consigliabile per motivi di sicurezza. Questo assicura la compatibilità con le future revisioni del processore [9]. Caratteristiche del livello cache L1 [9]: Ogni cache può essere disattivata in modo indipendente. La Politica di sostituzione della cache è o pseudo round-robin o pseudo casuale. Entrambe le cache sono 4-way set associative. La lunghezza della linea di cache è di otto parole. Nel caso di cache miss, il dato mancante viene rimpiazzato. È possibile configurare la cache di istruzioni e dati in modo indipendente in corso di esecuzione a dimensioni di 16KB, 32KB o 64KB. Per ridurre il consumo di energia, il numero totale di letture della cache è ridotto sfruttando la natura sequenziale di molte operazioni di cache. Se una lettura della cache è sequenziale alla precedente lettura, e la lettura è all'interno della stessa linea di cache, solo il dato insieme di RAM che è stato letto precedentemente è accessibile. Del livello L1 come detto in precedenza si distinguono cache dati ed istruzioni e caratteristiche aggiuntive che le contraddistinguono sono l'essere entrambe fisicamente taggate e indicizzate. Il lato istruzioni della cache L1 è responsabile di fornire un flusso di istruzioni al processore. Per incrementare le prestazioni complessive e ridurre il consumo di energia, contiene le seguenti funzionalità: predizione dinamica del salto. instruction caching.

16 La figura seguente li mostra entrambi. Figura 8 Predizione dei salti ed instraction caching [9]. Il controller della cache istruzioni recupera le istruzioni dalla memoria a seconda del flusso del programma previsto dalla unità di prefetch. La cache istruzioni è 4-way set associativa. Esso comprende le seguenti caratteristiche: dimensioni configurabili da 16KB, 32KB o 64KB VIPT- Virtually Indexed Physically Tagged Accesso nativo a 64-bit in modo da fornire fino a quattro istruzioni per ciclo per l'unità di prefetch. sostegno alle estensioni di sicurezza. nessun blocco di sostegno. Il sistema di memoria L1 dispone di una local memory. Si tratta di una memoria a due stati: aperta ed exclusive, che gestisce il load/store accesso exclusive ed il clear exclusive instructions [9]. Nel passare adesso ad una configurazione a multiprocessore quale è il cortex A9 MPCore, vediamone i conponenti nonché le rispettive caratteristiche.

17 Figura 9 Esempio di una configurazione a multiprocessore Cortex A9 [10]. Importante nell'architettura di un Cortex A9 MPCore è il modulo SCU Snoop Control Unit. Esso collega da uno a quattro processori Cortex-A9 al sistema di memoria attraverso le interfacce AXI. Le funzioni di SCU sono: mantenere la coerenza della cache dei dati tra i processori Cortex-A9 avviare gli accessi AXI alla memoria L2 arbitrare i processori Cortex-A9 nel richiedere gli accessi alla L2 gestire accessi ACP. La SCU Cortex-A9 non supporta la gestione hardware di coerenza della cache istruzioni [10]. Gli AMBA Level-2 Controller Cache sono progettati per migliorare le prestazioni di AMBA AHB e processori AXI, riducendo il traffico generale alla memoria di sistema e quindi il consumo energetico. La comunicazione tra CPU e memoria off-chip è diventata il collo di bottiglia in molti SoC (System on Chip ), per questo il cache controller L2 migliora le prestazioni della CPU, mantenendo

18 l'accesso alla memoria on-chip, ad una latenza tipica del 10-25% rispetto ai dati off-chip. Contribusce in maniera significariva all'efficienza energetica degli accessi on-chip, in genere di un ordine di grandezza inferiore rispetto ai consumi off-chip. Gli AMBA cache controller di livello 2 possono essere integrati nella CPU o consegnati come componenti indipendenti. Tra i controllori di cache di livello L2 possiamo indicare il core L2C-310 [11]. Trattiamo più in dettaglio il controllore di cache CoreLink L2C-310. L'aggiunta di una cache secondaria on-chip, indicata anche come livello 2 o cache L2, è un metodo riconosciuto di migliorare le prestazioni dei sistemi basati su ARM, quando il traffico di memoria significativo è generato dal processore. Per definizione una cache secondaria presuppone la presenza di una cache di livello 1, strettamente collegato o interno al processore. L'accesso alla cache L1 è più veloce della cache L2. L'accesso alla memoria principale L3 è molto più lento rispetto alle precedenti due. La tabella 2 mostra le dimensioni tipiche ed i tempi di accesso per i diversi tipi di memoria. Memory type Typical size Typical access time Processor registers 128B 1 cycle On-chip L1 cache 32KB 1-2 cycles On-chip L2 cache 256KB 8 cycles Main memory, L3, dynamic RAM MB or GB [ a] cycles Back-up memory, hard disk, L4 MB or GB > 500 cycles (a) Dimensione limitata dal tipo di indirizzamento del processore, per esempio un processore a 32 bit senza gestore della memoria può direttamente indirizzare 4 GB di memoria. Tabella 3 Tipiche memorie con le rispettive dimensioni e tempi di accesso [12]. Il controller della cache dispone: TrustZone, architettura per una maggiore sicurezza del sistema operativo. Slave e master AMBA AXI, interfacce progettate per sistemi ad alte prestazioni. Il controllore della cache è unificato, fisicamente indirizzato, fisicamente taggato fino a 16 vie. È possibile bloccare l'algoritmo di rimpiazzamento ad un modo base, abilitando l'associatività ad essere ridotta da 16 vie ad una via ( direct mapped ).

19 Il controllore della cache non ha l'harware snooping per mantenere la coerenza tra le cache, così è possibile preservare la coerenza a livello software [12]. La figura 10 mostra un controllore di cache ad alto livello. Figura 10 Diagramma ad alto livello di un controllore di cache [12]. Il controllore della cache funziona in modo efficiente con i processori ARM che implementano interfacce AXI. Interfaccia direttamente dati e istruzioni. Il pipeling interno del controllore della cache è ottimizzato per consentire al processore di funzionare alla frequenza di clock [12]. Il controllore supporta: uno o due porte di lettura/scrittura slave a 64 bit per l'interfacciamento con interfacce dati e istruzioni. Uno o due porte di lettura/scruttura master per l'interfacciamento con un sistema di memoria esterno. La figura 11 mostra un esempio di controllore della cache con due porte slave e due porte master interfacciate con un processore ARM.

20 Figura 11 Esempio di controllore cache intefacciato ad un processore ARM [12].

21 Valutazioni finali Dopo aver esposto a grandi linee la configurazione di ognuna delle due architetture di microprocessori proposte: il Core 2 Duo della Intel ed il Cortex A9 della ARM, il passo successivo è quello di valutarne le prestazioni. Questo è utile anche per capire l'apporto che una cache di secondo livello condivisa, può introdurre in una data architettura. Conoscere le prestazioni temporali di un sistema, l'apporto che un software può garantire al sistema e come i componenti condivisi migliorano o peggiorano tali prestazioni, sono fattori che è importante sapere. Questo al fine di ottimizzare al meglio il sistema stesso. In letteratura un analisi temporale sull'avere una cache condivisa e considerando una interconnessione a bus condiviso, il tutto come in figura 12, è stata affrontata [13]. Si è proceduti considerando un insieme di Benchmarks o programmi di test, così come riportato in tabella 4 e facendoli girare sulle architetture in esame. Tabella 4 Descrizione dei Benchmarks usati [13]. Per ogni programma si è valutato il WCET - wrost case time estimated. L'immagine seguente sintetizza il tutto.

22 Figura 12 Sovrastima dell'analisi WCET [13]. In questa figura viene mostrato il rapporto di sovrastima, calcolato dividendo il WCET stimato con il WCET osservato. Quest'ultimo è calcolato simulando l'esecuzione di un campione di pochi ingressi e prendendone il tempo massimo di esecuzione. Without bus si riferisce al mancato apporto del bus condiviso, nell'analisi effettuata. Mentre maximum bus delay rappresenta il caso opposto. Our approach rappresenta l'analisi eseguita dagli autori che hanno svolto tale indagine mostrandone appunto l'accuratezza [13]. Come noto in letteratura un confronto specifico tra le due architetture ARM ed Intel in termini di apporto al linguaggio ad alto livello ed in termini di velocità comparata di esecuzione di un programma fatto girare su ambo le architetture, non è fattibile. Questo perchè come spesso accade una architettura ARM, che si basa su concetti progettuali ti tipo RISC ( Reduced Instraction Set Computer ) e, una architettura Intel che si basa su concetti di tipo CISC ( complex Instractions Set Computer ), hanno differenti tempi di vita, differenti tecnologie, compilatori che supportano i sistemi in modo differente, differenti programmi di test che delineano differenti risultati, oltre all'eventualità che vi possano essere sistemi ibridi, con accorgimenti sia RISC che CISC.

23 Per tutto questo è difficile definire un software che possa confrontare le due architetture, con la volontà magari, come in questo caso, di risaltare le caratteristiche hardware dell'una piuttosto che dell'altra.

24 Bibliografia: [1] William Stallings, Architettura e organizzazione dei calcolatori, PEARSON Prentice Hall. [2] Sito del fornitore: [3] Ruud van der Pas, Memory Hierarchy in Cache-Based Systems, Sun Microsystems, Inc. [4] [5] [6] Datasheet, Intel Core 2 Duo Mobile Processor for Intel Centrino Duo Mobile Processor Technology. [7] Sito del fornitore: [8] White Paper, The ARM Cortex-A9 Processors, ARM. [9] Cortex -A9 revision: r2p2, Technical Reference Manual, ARM. [10] Cortex -A9 MPCore revision: r2p0, Technical Reference Manual, ARM. [11] Sito del fornitore: [12] CoreLink Level 2 Cache Controller L2C-310 revision: r3p2, Technical Reference Manual, ARM. [13] Sudipta Chattopadhyay, Abhik Roychoudhury, Tulika Mitra, Modeling Shared Cache and Bus in Multi-cores for Timing Analysis, National University of Singapore.

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