Sanitas EG sistemi digitali, ricerca ed innovazione. Evento Lattice Framos MSC 2012

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1 sistemi digitali, ricerca ed innovazione Evento Lattice Framos MSC 2012

2 Esigenze ed obiettivi: Immagini MegaPixel Pixel secondo, 15 fps Alto througput Pre elaborazione Capacità di analisi Obiettivi: Approccio generale VGA 1.3 MP 2MP* 3 MP 5 Mp 8 Mp 10 MP Architettura distribuita Sistema efficiente e ottimizzatio per i costi 2

3 Mercati di riferimento: Videosorveglinza Telecamera megapixel con capacità di preanalisi a bordo Industriale: frame grabber IP con preelaborazione a bordo 3

4 Catena di acquisizione video Acquisizione immagine Scelta sensore Interfaccia sensore Conversione formati Gestione di video Buffer Analitica Estrazione informazioni Individuazione regioni di interesse Azioni rapide Trasporto Trasmissione RAW ad alta velocità Invio ad un dispositivo per la compressione e lo streaming o lo storage Rete Gigabit DSP Multimediale Lattice Event

5 Visualizzazione ottimizzata Catena di acquisizione video Riduzione del rumore Adattamento della dinamica del sensore alla sensibilità dell'occhio Gestione automatica dell'acquisizione Lattice Event

6 Trasporto dell'immagine RAW Canale ad alta velocità Sistema di traporto efficente (UDP) Rete Gigabit DSP Multimediale Ottimizzazione del driver di ricezione limitare al massimo il tempo CPU necesario alla ricezione dei frame video UDP Compressione Video Stack TCP (rtsp) Compressione Trasmissione reti 100 Mbit anche su stack TCP (internet) Necessità di compressione efficiente e a bitrate costante Costo codifica e decodifica Storage Ricezione immagini Applicativo Utente Client (PC) Decodifica Visualizzazi one TCP Client Embedded Metadati Lattice Event

7 Trasporto dell'immagine RAW Canale ad alta velocità Sistema di traporto efficente (UDP) Rete Gigabit DSP Multimediale Ottimizzazione del driver di ricezione limitare al massimo il tempo CPU necesario alla ricezione dei frame video UDP Compressione Video Stack TCP (rtsp) Compressione Trasmissione reti 100 Mbit anche su stack TCP (internet) Necessità di compressione efficiente e a bitrate costante Costo codifica e decodifica Storage Ricezione immagini Applicativo Utente Client (PC) Decodifica Visualizzazi one TCP Client Embedded Metadati Lattice Event

8 Videosorveglianza: sistema integrato Camera Harrier Eye GigaVision: Audio Allarmi Sensore CMOS 5 MegaPixels Accesso diretto da WEB Funzionalità evolute di security ad alte performance PWM I/O DSP 16 bit DDR2 Intelligenza sulla camera FPGA 32 bit DDR2 Hardware impiegato: FPGA Board DSP Board Sensor Board 8

9 Harrier Eye: dual stage architetture HI RES CMOS 256 Mbyte DDR Video Memory 256 Mbyte System Memory HW Analitics Video acq Engine Metadata Video DSP: Video Compression Software analitycs User interface 9 Sensor control First stage: custom Hardware + dedicated high speed memory Second stage: standard DSP + dedicated software (acquisition interface and high level analitycs) 3q_2011

10 Innovazione: Context based Multiflux Complete scene: resized to 1 MP 10 fps Area of interest 2: CIF 10 fps Area of interest 2: VGA 25 fps Complete scene: On board analitycs identifies areas of interest Areas of interest On camera dynamic position selection Separated video streaming (codec selectable) Full resolution and adaptive exposure Selectable frame rate 10

11 Harrier Eye: architettura del sistema 11

12 Gestione flussi multipli CMOS 128 Mbyte DDR2 Camera 96 Mhz Sensor IF FPGA IMG0_Buf IMG1_Buf IMG2_Buf EMIF CCD IF: 96 Mhz video data & settaggio dinamico frame Gestione di quattro flussi video separati (risoluzione e guadagni indipendenti) Controllo sequenza di acquisizione da EMIF Acquisizione alla massima velocità (minimizzazione tempo di esposizione) Architettura a doppio buffer per ogni flusso Emulatore camera Generazione dei FRAME sotto controllo del DSP (handshaking) Gestione separata del PixelClock 12 Camera Emulator 67 Mhz IMG3_Buf H.264 Enc Ethernet Stack DSP ARM Mbyte DDR2

13 CMOS Camera Buffer Video, DSP FPGA DDR BUFFER Video IN YCbCr YCbCr DSP CODEC I1 P P S1 S2 S3 S4 I2 I3 I4 F2 F3 F4 F2 F3 F4 Avi Avi Avi Avi Rtp Rtp Rtp Rtp SH4 SH3 SH2 SH1 Disk RTSP server Eth drv 13

14 Accesso DDR FPGA DDR2 CMOS Camera Sens IF BUF 0 FPGA Algoritmi 32 bit 32 bit 32 bit 16 bit BUF 2 32 bit BUF 3 BUF 4 BUF 5 BG Tr MB Tr BUF 8 BUF 9 BUF bit BUF 6 MB Oa BUF 10 BUF 1 BUF 7 BUF 11 Resiz Fci BG Oa BUF 12 Emulatore Camera DSP 8 bit 14

15 Filtri su background Eliminazione buchi Erosione Calcolo contorno FPGA: filtro lineare 15

16 Prodotti hardware: telecamera 16

17 Sistema industriale: a b c d Sito1 Sito2 h Sito4 g Switch giga f e Sito3 Telecamere Funzioni principali Acquisizione sincronizzata 1Gbit Gestione illuminatori IR Pre elaborazione distribuita Multi risoluzione 17

18 Sistema Industriale: visione stereo 18

19 1000 Phy DDR2 IF IP camera Reference Design FPGA CMOS Sensor 5 MP CMOS Sensor IF Stream elab MPMC DIFF ROTATION ENGINE DDR2 I2C IF Register File Wishbone Bus RMP Decoder Custom Dw Protocol UDP Arbiter UDP Core 19

20 IP Core: RMP Ethernet High Speed Communication between network devices (FPGA/PC) Support for many-to-one and/or one-to-many Bidirectional control channel A PC software application should transparently access local FPGA resources, e.g. Wishbone local bus Bidirectional data streaming channel High configurability Easy of use

21 Infrastructure Components UDP/IP firmware stack Control protocol firmware decoder A VHDL module implements the RMP control protocol in FPGA Control protocol software library A PC software library implements the RMP control protocol over UDP Custom data channel implementation Software/firmware decoder for data channel protocol 21 Lattice Solution Days 2011

22 Address Resolution Protocol The IP datagram sender must know the MAC address of the destination IP ARP Protocol: The sender transmits a broadcast ARP Request The host having the destination IP transmits back to the ARP Request The sender knows MAC and IP address of the destination host The sender can cache the couple MAC-IP Address 22 Lattice Solution Days 2011

23 UDP Multi-channel Arbiter The UDP multi-channel arbiter permits to manage various UDP socket. An RX-channel is individuated by A single or a set of IP source addresses A single or a set of UDP destination ports A TX-channel is individuated by A single IP destination address A single UDP destination port A single UDP source port The number of RX and TX-channel are individually configurable The UDP multi-channel arbiter performs demuxing of incoming UDP packets and UDP core TX channel arbitration for outcoming UDP packets Incoming packet are forwarded to corresponding RX-channel The UDP TX channel is shared between arbiter TX-channel The user can implement custom logic for RX-channel decoding Broadcast addresses are allowed 23 Lattice Solution Days 2011

24 RMP Protocol RMP packets are encapsulated in UDP The RMP protocol permits to access a local bus Each RMP packet contains commands to local bus master RMP command feature: Several commands can be inserted in a single RMP packet, Acknowledge request RMP command parameter: Read/write, Burst length Start address, Read/write Data RMP header length depends on protocol configuration 24 Lattice Solution Days 2011

25 Performance UDP Core performance, test application: Payload Length Pkt/s FGPA->PC PC->FPGA LOOP PC->FPGA->PC MByte/ s %CPU Pkt/s Mbyte/ s %CPU Pkt/s Mbyte/ s Theoretic %CPU Pkt/s Mbyte /s 8 200k k k k k k k k k k k k k k k k k k k k k k k k k k k k 114 CPU Intel Core 2 Duo T MHz Windows XP FastSendDatagramThreshold registry key set to

26 Implementation Results Resource utilization for Lattice XP2 devices: UDP/IP Full Featured Arbiter 2 rx, 2 tx ch RMP Decoder MPMC DDR2 IF Register ~1100 ~100 ~200 ~130 ~450 LUT ~2000 ~300 ~250 ~250 ~200 EBR UDP/IP core Full featured: 10/100/1000 Mbit, Half/Full duplex, integrated MAC, network mask and gateway support, integrated RGMII/GMII bridge, 1518 byte packet length UDP Arbiter: 2 TX-channel, 2 RX-channel MPMC: 4 Port DDR2 IF: 200 MHz 16 DQ, 2 DQS 26 Lattice Solution Days

27 R&D: sistemi di elaborazione video Integrazione tool FPGA impl HDL tool C to HDL translator Matlab e Simulink Costruzione libreria video Analisi algoritmi Prototipizzazione 27

28 Sistema di sviluppo: Scheda HE-FRXP e scheda HECM5MP CMOS Applicazione firmware Acquisizione da sensore Interfaccia DDR multiporta Macro RMP Applicazione software Libreria RMP Applicazione di visualizzazione Console grafica

29 Schede 2012 Prodotti 2012 HECM5MP CMOS SENSOR La scheda integra un sensore CMOS Aptina da 5 Megapixel a colori (RGB), con formato 2592H x 1944V, diagonale da 7.13 mm. Alla massima velocità di 96 Mhz li sensore può generare 14 fps alla risoluzione di 5 Mega Pixel. SETH-CCD2MP SENSOR La scheda integra un sensore CCD2MP Sony da 2 Megapixel in B/W, con formato 1688H x 1248V, diagonale da mm. Alla massima velocità di 36 Mhz il sensore può generare 14 fps alla risoluzione di 2 Megapixel. POE EXTRACTOR BOARD La scheda genera un alimentazione a 12V da un collegamento Ethernet con alimentazione Power Over Ethernet

30 Schede 2012 SETH Board La scheda SETH è una piattaforma per l acquisizione di immagini da diverse interfacce sensore CCD/CMOS. Il canale di comunicazione Ethernet da 1Gb/s consente un data rate di trasmissione dati elevato e affidabile. HE-FRXP Board La scheda HE-FRXP è una scheda madre per acquisizione immagini MegaPixel CMOS, pre-processing e trasmissione su link GigaEthernet. La scheda HE-FRXP è configurabile in due versioni ed è espandibile anche mediante la scheda HE-DSP per abbinare all analisi dell FPGA le funzionalità del processore multimediale DaVinciTM. HE-DSP368 Board Il processore può trattare immagini fino alla risoluzione FULL HD (1920x1080) e fino a 16 Mp (4096x4096) se utilizzata in integrazione con la nostra scheda di acquisizione HE_FRXP_40, con la capacità di generare streaming video compressi H.264 fino a 30 fps alla risoluzione FULL HD. HE-LC Board La scheda HE-LC combina la tecnologia FPGA e DSP per realizzare una telecamera a 2 e 3 megapixel con una configurazione ottimizzata per le funzioni di visualizzazione e una limitata capacità di analisi video a bordo.

31 Schede Gbit Ethernet Controller The 1Gbit UDP Controller is a special-purpose UDP/IP controller that sends and receives Ethernet packet to a Gigabit transceiver. It provides a common command interface for user applications. This core is aimed at managing embedded system applications over a private Ethernet network. The controller implements the UDP protocol over a LAN (Local Area Network). RMP Ethernet 8 The RMP Ethernet IP core is a Layer 4 UDP based transport system between FPGAs and a Network Devices. This core provides a "easy to use", efficient and high speed communication system. HP-DDR2 Controller The High Performance Double Data Rate Controller is a specialpurpose memory controller that interfaces with industry standard DDR2 memory devices (667/533/400/333/266 MHz) and provides a common command interface for user applications. This core is aimed at optimizing both performances and resource usage. Timing Gen. for CCD scan This IP core is a timing generator that generates the timing pulses for performing progressive scan for CCD image sensor.

32 Esercitazione di laboratorio Utilizzo del sistema di sviluppo: Applicazione software Utilizzo della console remota Utilizzo multiflsso, Patrol digitale Elaborazione su PC: differenza con sogliatura Applicazione firmware Compilazione del progetto inserimento registro di controllo soglia variabile Esercitazione libera

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