Il Circuito Integrato ela Microelettronica: Il punto di vista industriale

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1 Il Circuito Integrato ela Microelettronica: Il punto di vista industriale Michele Taliercio Crema, 21 Novembre

2 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 2

3 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 3

4 Un telefono cellulare 4

5 Die all interno del suo package Die nella sua frame 5

6 Il circuito integrato (IC) 6

7 Wafer di silicio alla fine del processo produtivo Un die (singolo chip ) 7

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9 Glossario Circuiti digitali Ø Questi circuiti funzionano facendo riferimento alla logica binaria, dove l elemento minimo di informazione da elaborare ("bit") viene rappresentato in termini di "zero" od "uno" (livello di tensione basso, livello di tensione alto). Ø I transistori, pertanto, vengono usati nella loro zona di funzionamento digitale a due stati: "aperto", "chiuso (assimilabili ad interrutori). Circuiti analogici Ø I transistori vengono usati nella loro zona di funzionamento lineare, cioè in quell'intervallo di condizioni di esercizio, in cui possono fornire risposte "proporzionali" alle variazioni delle tensioni di lavoro. I segnali elettrici vengono pertanto usati in maniera continua, e non "discretizzati" in due sole fasce corrispondenti a stati logici diversi. 9

10 Glossario Microprocessore Ø Unità di "elaborazione dati" principale di un computer Ø Esegue, sequenzialmente, le "istruzioni macchina" che compongono il programma software che si vuole eseguire Ø Tipologia: CISC (Complex Instruction Set Computer), RISC (Reduced Instruction Set Compuer), VLIW (Very Long Instruction Word) FPGA Ø "Field Programmable Gate Array Ø Contenente milioni di funzioni base collegate tra loro da ampie e generiche reti di comunicazione e connessione. Ø L utente finale può poi "programmare" l effettiva funzionalità scegliendo, tra le moltissime possibili, le connessioni che effettivamente gli servono. 10

11 Glossario Memorie statiche Ø Mantengono il contenuto informativo fino a che sono sotto tensione elettrica Memorie dinamiche Ø Anche se sotto tensione mantengono l informazione per un limitato periodo di tempo (ms), hanno quindi bisogno di un ciclo periodico di rinfresco dati, ma sono molto piu piccole delle dinamiche Memorie non volatili Ø Mantengono l informazione per molti anni (molto piu di 10) anche in assenza di alimentazione esterna 11

12 Glossario Memorie non volatili, ROM Ø Read Only Memory Ø Contenuto permanente ed inalterabile nel tempo Memorie non volatili, EPROM Ø Erasable Programmable Read Only Memory Ø Scritta elettricamente, cancellata tramite esposizione a raggi ultravioletti G Memorie non volatili, EEPROM Ø Electrically Erasable Programmable Read Only Memory Ø Scritta e cancellata elettricamente, cancellazione per byte G Memorie non volatili, FLASH Ø Scritta e cancellata elettricamente, cancellazione per settore Ø Molto piu piccole delle EEPROM 12

13 Microelectronics History 1897 Discovery of the electron (J. Thomson) 1907 First termoionic valve (L. De Forest) 1948 First transistor (W. Shockley, J. Bardeen, W. Brattain) 1958 Integrated circuit 1962 MOS transistor Kb DRAM memory bit microprocessor... 80s CMOS convergence bit microprocessor Mb DRAM (16 Mb production) Mb DRAM (64 Mb production) Gb DRAM (256 Mb production) 13

14 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 14

15 Microelectronics and the economic development Banking systems Research Services Government action Leisure Computers Communications Medical systems Microelectronics Electronics Education Industry Environment Transportation 15

16 Utenti finali Canali di vendita Vendita al grande pubblico Rivenditori Distributori e-commerce Call center / Internet Società ellettroniche di sistema OEM - Diretti Distributori ecommerce Società Microelettroniche OEM - Diretti Produzione società di Apparecchiature e Materiali Fonte: MEDEA+ 16 Fonte : MEDEA

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18 2001 EXPECTED MARKET STRUCTURE Product Families Regions Discrete 10% Opto 6% Std & Com. 8% Dram & Sram 10% Asia/Pac. 28% Japan 26% Differentia ted Ics 38% MPU/MPR 21% Non- Volatile Mem. 7% Europe 21% Americas 25% TOTAL : $141B 18

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20 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 20

21 What is a System-on-Chip? G There is not a formal definition Ø Whatever is a system for you is a subsystem or component for your customer G SoC is Ø Whatever your marketing department believes to be more complex than the usual state-of-the-art 21

22 What is a System-on-Chip? G A general rule: Ø Today s SoC s will be components of tomorrow SoC s G SoC general characteristics: Ø High complexity Ø Hardware + Software Ø Heterogeneity of blocks (Logic +Analogue, +µc, +DSP, +memory, +software.) and of technology (logic +RF, +DRAM, +NVM, etc.) 22

23 SoC: an Heterogeneous System POWER SUPPLY MAIN R.F. BATTERIES SOLAR CELLS INPUT INTERFACE SIGNAL PROCESSING OUTPUT INTERFACE SENSORS ANTENNAS LINE VOICE SWITCHES KEYBOARD MICROPROCESSOR DIGITAL SIGNAL PROCESSOR SYNTHETIZED LOGIC ACTUATORS ANTENNAS LINE SPEAKERS VIDEO I.R. LINK MEMORIES SRAM ROM FLASH DRAM EEPROM MAGNETIC 23

24 SoC at the heart of conflicting trends Time-to-market: Process roadmap acceleration Consumerization of electronic devices Link FEI Dolby AC3 c n e D ST20 MPEG2 Video Complex systems: ucs, DSPs HW/SW SW protocol stacks RTOS s Digital/Analog IPs On-Chip busses 2 x 3 DAC Deep sub micron effects: crosstalk electro migration wire delays mask costs (OPC, PSM) 24

25 25 The Design Productivity Gap Source ITRS roadmap L o g ic T r a n s is t o r s p e r C h ip ( M ) L o g ic T r a n s is t o r s p e r C h ip ( M ) CAGR 58% P r o d u c t iv it y ( K ) T r a n s./ S t a f f - M o. P r o d u c t iv it y ( K ) T r a n s./ S t a f f - M o. CAGR 21%

26 The Design Productivity Gap System level entry Logic Transistors per Chip (M) CAGR 58% CAGR 21% Architecture exploration RTL to Layout I.P. re-use HW-SW Methodologies Analogue Mixed signal Modular Process Capabilitie s 26

27 The Design Productivity Gap Logic Transistors per Chip (M) CAGR 58% CAGR 21% Architecture exploration RTL to Layout System level entry I.P. re-use HW-SW Methodologies Analogue Mixed signal G Great growth potential G No consolidated approach G Tools still in development G No completed design flow G Consolidated approach G Integrated flow(s) G Competing offers G Growing physical limits Process Capabilitie s 27

28 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 28

29 How to handle complexity G The engineering approach: Ø break a complex problem into smaller parts, and solve one problem at a time. G To reduce design complexity: use a hierarchical approach and move the problem to higher abstraction levels, until the complexity becomes manageable. G At each level, what is needed is: Ø a way of modeling the single blocks Ø tools and methodology to analyze the relations among the blocks??? 29

30 System Design Stages CUSTOMER S REQUIREMENTS SYSTEM SPECIFICATIONS HARDWARE DESIGN ARCHITECTURE DEFINITION SOFTWARE DESIGN 30

31 Capturing the Requirements REQUIREMENTS FROM CUSTOMER S WISHES TO.. SPECIFICATION A COMPLETE DESCRIPTION OF THE BEHAVIOUR OF THE SYSTEM WRITTEN IN A LANGUAGE THAT CAN BE SIMULATED EXECUTABLE SPECIFICATION IMPLEMENTED AS A WORKING MODEL ON A COMPUTER OR ON A BOARD VIRTUAL PROTOTYPE 31

32 Virtual Prototyping SW DEVELOPMENT ARCHITECTURE DEFINITION HW DESIGN SILICON FAB. SW DEBUG FINAL PRODUCT Virtual prototyping allows the parallel development of software and hardware in a concurrent mode. Applications can be debugged even before the silicon is available SW DEVELOPMENT SW DEBUG ARCHITECTURE DEFINITION VIRTUAL PROTOTYPE FINAL PRODUCT HW DESIGN SILICON FAB. 32

33 Mapping behaviors BEHAVIORAL DESCRIPTION ARCHITECTURAL DESCRIPTION µp RAM DSP Functions MAPPING Resources µp RAM DSP Implementing functions with available resources 33

34 Implementing the functions Basic design functions can be implemented either in Hardware or in Software HARDWARE +FASTER + LESS POWER + LESS SILICON AREA + EASIER TO VERIFY SOFTWARE + MORE FLEXIBLE + EASILY PORTABLE + CAN BE UPDATED + LAST MINUTE UPGRADE + PLATFORM RE-USE The choice between the type of implementation for each block, is the key to design success, and must be supported by a careful alternative analysis 34

35 The lowest design layers RTL (Register Transfer Level) Gate Transistor Layout 35

36 RTL-to-Layout Design Flow RTL circuit description Synthesis Placement Parasitic load based on statistical wire load estimation Multiple iterations Extracted timing data Routing Parasitic Extraction and Timing Analysis NO Timing Closed? Timing computed on real loads, extracted from layout YES 36

37 Synchronous Design A basic assumption behind the logical synthesis is that the design is synchronous. A timing signal (clock) is distributed through all the circuit, and the status of the signals is sampled only at discrete intervals Underlying assumptions: The time between two clock pulses is long enough, to allow the internal nodes to reach the final state; The clock signal is simultaneous in all the circuit Standard logical synthesis tools are working ONLY with synchronous design, but: With the increase in clock speed and in interconnection delays, the basic physical assumptions are no longer valid 37

38 Power Reduction Strategies IMPACT SIMULATION TIME Architecture Algorithms, HW/SW partitioning, SW optimization, SW compilers 100x Behavioral Resource scheduling and allocation, concurrency RTL Clock gating, multiple voltages, asynchronous design Circuit Low power libraries, technology mapping, optimized sizing Technology Multiple Vt, transistor optimization, low k dielectric., SOI, triple well. 10x 2x 38

39 Verification Flow BEHAVIOUR BEHAVIOUR TO TO BE BE CHECKED CHECKED GENERATION GENERATION OF OF TEST TEST SIGNALS SIGNALS SIMULATION SIMULATION COMPARE COMPARE WITH WITH EXPECTED EXPECTED RESULTS RESULTS Simulation is supposed to cover critical behaviors, but only a limited number of cases can be checked. Problems: Which is the test coverage? What about unexpected configurations? How many duplication? Are there configurations which are never checked? 39

40 Verification Strategies Logical verification is performed by reproducing the structure of the design (at RTL level or gate level) on a proper platform: SW simulation program on a workstation or PC HW assembly of FPGA s, processors and standard components OBSERVABILITY SW SIMULATORS HW EMULATORS FPGA BOARDS 1 1K 1M CLOCK FREQUENCY [Hz] 40

41 Formal Verification Testing all possible configurations of a circuit can require more than the age of Universe. Formal verification aims at analyzing the formal characteristics of a design, instead of checking the response to a set of stimuli. Offers a 100% coverage, but at the moment is limited to small blocks, and cannot cover all classes of circuits. Property checking: verifieshw architecture against specifications Equivalence checking: verifyiftwo different implementations of a circuit are equivalent Transistor abstraction: providesa logic model from a transistor-level description 41

42 Asynchronous Design It is more and more difficult to guarantee a proper clock distribution Signal propagation does not match increase in clock frequency Clock toggling is one of the major sources of noise and power dissipation WHY NOT GET RID OF CLOCKS? An asynchronous design requires that all propagation delays are taken properly into account. However no tools and no automatic design flow are available yet 42

43 Interfacing the world Courtesy of CADENCE Design does not stop at the pads Package is becoming an active part of the IC device: Multilevel interconnections inside the package Multichip packaging Passive device integration Package design will become a part of IC design, and tools are needed to interface the two worlds. 43

44 Growing Mask Costs 2?? MaskSetCost[M$] Technology Generation [µm]

45 Platform-based Design The cost of mask sets keeps increasing, because of higher mask count and manufacturing complexity. WHY NOT TO USE A SINGLE PLATFORM FOR SEVERAL APPLICATIONS? control & low volume data processing µp + massive data processing DSP + reconfigurable glue logic FPGA = GENERIC ASIC PLATFORM + Cache, buffer SRAM G but HOW MUCH PERFORMANCES ARE WE READY TO TRADE OFF FOR STANDARDIZATION? 45

46 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 46

47 CMOS integration trend: the Moore s Law 47

48 From early 70s to present Strong convergence to CMOS technology. Progressive shrinkage of dimensions from 8 µm to 0.15 µm. Increased number of transistors/ chip up to > 100 millions. Constant rate of cost/ bit reduction. Constant rate of speed improvement. Silicon wafer diameter from 50 mm to 300 mm. Power supply voltage from 10 Volt to < 2 Volt. Capital cost of wafer fab. From 2 M$ in 1975 to >2 B$ in 2001! 48

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50 CMOS Process Representation of the electrical diagram and the corresponding CMOS inverter processed on Silicon. 50

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54 Interconnect Challenges As technology scales, wires, not devices, dominate the delay, power and size of integrated circuits Interconnect trends Ø Technology generation (nm) Ø metal levels (number) Ø max interconnect length (Km) Copper, instead of Al, and low K dielectric Below 100nm not known solutions to meet performance requirements Design and layout solutions managing signal delay on a local scale are needed 54

55 Major trends Accelerated roadmap and time to market Cost of new plants and ramp-up time Increased complexity of new products (System On a Chip) Overall disaggregation of the industry (fabless and foundry) Shortage of skilled people (design, process development, test, engineering, ) Need for strong alliances Early identification of emerging technologies and applications 55

56 The great challenges Continuos scaling Affordable litho at and below 100 nm "ultimate CMOS" multi GHz frequency operations low power, low voltage system on chip technologies advanced packaging techniques Emerging technologies microtechnology: silicon mechanical structures nanotechnology: nanoelectronics/molecular biochip - silicon based and carbon based molecules photonics - optical network switching new Non Volatile Memories: silicon

57 Agenda Introduzione Il mercato Dal circuito integrato al System on a Chip (SoC) La progettazione di un SoC La tecnologia Una fabbrica di circuiti integrati 57

58 Centro Tecnologico R2 58

59 Centro Tecnologico R2 59

60 R2: processi Ø Processo di lavorazione delle fette di silicio Il processo richiede circa 400 operazioni e un numero moltoelevatodicontrolli Il tempo di ciclo della produzione è di circa 2 mesi L impianto lavora 24h/giorno per 7 giorni/settimana Le fette finite e collaudate elettricamente vengono inviate agli stabilimenti di assemblaggio per l incapsulatura plastica 60

61 R2: Clean Room Ø Area pulita (Clean Room): 5600 m 2 Pulizia dell aria volte superiore a quella di una camera operatoria Classe 0 (< 1 particella da 0.5µ/m 3 ) Ricircolo dell aria: 10 volte al minuto Temperatura controllata: 22 +/- 0.3 C Controllo vibrazioni: 3µm/sec Umidità relativa: 40 45% 61

62 R2: infrastrutture Ø Prodotti chimici, gas ultrapuri e acqua deionizzata Rete per la distribuzione e raccolta di gas e fluidi di processo Più di 20 prodotti chimici ad alta purezza controllati al punto d uso 2 edifici di servizio per la generazione di acqua deionizzata (120m 3 /h) e immagazzinamento / preparazione prodotti chimici 62

63 E per finire un esempio di una ditta di microelettronica STMicroelectronics 63

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