Riepilogo su FSM. Descrizione di macchine a stati tramite VHDL. Esempio di FSM (Moore) Esempio di FSM (Moore)
|
|
|
- Flaviano Pizzi
- 7 anni fa
- Visualizzazioni
Transcript
1 Riepilogo su FSM Descrizione di macchine a stati tramite VHDL M. Favalli Engineering Department in Ferrara FSM: i) insieme finito di simboli di ingresso; ii) insieme finito di simboli di uscita; iii) un insieme finito di stati; iv) funzione di stato futuro; v) funzione di uscita; vi) stato iniziale; Formalismi per la progettazione: STG e State Table Modello per l implementazione: Huffman Modello per le transizioni di stato: sincro (ENDIF) FSMs VHDL Ling. di descr. dell hardware / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 2 / 28 Esempio di FSM (Moore) Esempio di FSM (Moore) Automa con un ingresso x e due uscite y, w Ricosce le sequenze di ingresso 0 e 00 (n sovrapponibili) producendo le uscite 0 e 0 Quando n viene ricosciuto alcun simbolo, le uscite valgo 00 0 A, 00 0 B, 00 C, D, 00 E, 0 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 3 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 4 / 28
2 Descrizione VHDL VHDL (I) Non corrisponde esattamente al modello di FSM: clock e reset Modello di Huffman (struttura) Modello simulabile e sintetizzabile Tecnica di descrizione multi-segment input present output logic next logic register output next reset clock library ieee; use ieee.std_logic_64.all; entity fsm is port(x: in std_logic; clk: in std_logic; y,w: out std_logic); end entity fsm; architecture msegmnt of fsm is type is (A,B,C,D,E); signal _curr, _next: ; -- reg. (asynchr. reset) process(clk,reset) if (reset= ) then _curr <= A; elsif (rising_edge(clk)) then _curr <= _next; (ENDIF) FSMs VHDL Ling. di descr. dell hardware 5 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 6 / 28 VHDL (II) VHDL (III) -- next- logic process(_curr,x) case _curr is when A => if (x= ) then _next <= A; _next <= B; when B => if (x= ) then _next <= C; _next <= D; when C => if (x= ) then _next <= A; _next <= B; when D => if (x= ) then _next <= E; _next <= B; when E => if (x= ) then _next <= A; _next <= B; end case; -- Moore output process(_curr) case _curr is when A => y<= 0 ; when B => y<= 0 ; when C => y<= 0 ; w<= ; when D => y<= 0 ; when E => y<= ; end case; end architecture msegmnt; (ENDIF) FSMs VHDL Ling. di descr. dell hardware 7 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 8 / 28
3 Extended Finite State Machines - Extended Finite State Machines - Alcune FSM presenta un numero molto grande e n gestibile esplicitamente di stati un semplice contatore binario realizzato con n flip-flop ha 2 n stati (é una FSM il cui stato codifica un numero binario s realizzando la relazione di stato futuro s k+ = s k + ) in generale n é possibile gestire esplicitamente lo stato di macchine che utilizza registri Una é una generalizzazione del concetto di FSM Permette di elevare il livello di astrazione nella descrizione di reti sincrone, ottenendo descrizioni piú compatte di quelle basate su FSM Una FSM (Mealy) calcola l uscita e lo stato futuro sulla base di ingresso e stato presente In una, a ingresso e uscita vengo aggiunte condizioni (guard) e azioni (action) relative a un ambiente costituito da un numero finito di registri (data) Tali registri rappresenta implicitamente variabili di stato della Le guard so tipicamente costruite applicando operatori relazionali sui dati o comunque operatori che ritorna una condizione booleana Le action consisto spesso in operazioni aritmetiche o logiche sui dati (ENDIF) FSMs VHDL Ling. di descr. dell hardware 9 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 0 / 28 Sintesi di Esempio Il modello di corrisponde naturalmente al paradigma di progetto basato su data-path e controllo Il data-path é costituito da registri, multiplexer, blocchi logici e aritmetici Il controllo é una FSM convenzionale che interagisce con l ambiente ester alla tramite gli ingressi e le uscite della, e con il data-path tramite: segnali di uscita che controlla il data-path (determinati dalle action) segnali di ingresso dal data-path che fornisco le condizioni individuate dalle guard Implementazione via hardware di un semplice algoritmo algebrico (Euclide) che calcola il massimo comun divisore di due interi senza seg Prima specifica al livello behavioral in VHDL simulabile n sintetizzabile direttamente (ciclo unbounded) nessuna informazione sul timing e sull interfaccia con l ester nessuna informazione sul tipo di realizzazione nessuna informazione sulla sincronizzazione dei dati (sincro/asincro) (ENDIF) FSMs VHDL Ling. di descr. dell hardware / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 2 / 28
4 gcd - descrizione ad alto livello -- high-level description of a gcd evaluator, timing, description -- n directly synthesizable library IEEE; use IEEE.STD_LOGIC_64.all,ieee.numeric_std.all; entity gcd is port( a : in STD_LOGIC_VECTOR(7 downto 0); b : in STD_LOGIC_VECTOR(7 downto 0); gcd : out STD_LOGIC_VECTOR(7 downto 0) ); end gcd; architecture behav of gcd is (ENDIF) FSMs VHDL Ling. di descr. dell hardware 3 / 28 gcd - descrizione ad alto livello process(a,b) variable vara,varb: unsigned(7 downto 0); constant zero: std_logic_vector(7 downto 0):=(others=> 0 ); if (a=zero) or (b=zero) or (is_x(a)) or (is_x(b)) then gcd <= (others=> X ); vara:=unsigned(a); varb:=unsigned(b); while (vara/=varb) loop if (vara<varb) then varb:=varb-vara; vara:=vara-varb; end loop; gcd <= std_logic_vector(vara); end architecture behav; (ENDIF) FSMs VHDL Ling. di descr. dell hardware 4 / 28 Descrizione come gcd - VHDL - entity VHDL - architecture start= 0 idle VHDL L algoritmo puó essere descritto come Si sceglie l implementazione sincrona vara:=a varb:=b start= check VHDL vara=0 or varb=0 start= - err VHDL err <= x= - Si definisce un protocollo di comunicazione con l ester basato su segnali di start, data-ready e di error Le operazioni da svolgere vengo assegnate agli stati di una definendo un controllo e un data-path t(vara=0 or varb=0) start= - test VHDL vara\=varb start= - test2 VHDL vara=varb start= - output VHDL dr <= gcd<=vara x= - vara>varb start= - vara<varb sub VHDL vara:=vara-varb start= - sub2 VHDL start= - varb:=varb-vara Inputs: blue Moore outputs: black text inside the des Mealy outputs: t used Guards: brown Actions: green (ENDIF) FSMs VHDL Ling. di descr. dell hardware 5 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 6 / 28
5 gcd - codice VHDL della gcd - codice VHDL della -- extended FSM version of the gcd evaluator, synthesizable with a few -- adjustments library IEEE; use IEEE.STD_LOGIC_64.all,ieee.numeric_std.all; entity gcd_efsm is port( start : in STD_LOGIC; clk : in STD_LOGIC; a : in STD_LOGIC_VECTOR(7 downto 0); b : in STD_LOGIC_VECTOR(7 downto 0); err : out STD_LOGIC; dr : out STD_LOGIC; gcd : out STD_LOGIC_VECTOR(7 downto 0) ); end gcd_efsm; -- Mealy machine -- a,b should be steady at start, any change after start is igred -- the error and the data redy signal are provided for one clock cycle architecture behav of gcd_efsm is type s is (idle,check,test,test2,sub,sub2,output,err_); signal curr_,next_: s; -- next and output logic p0: process(curr_,start,a,b) constant zero:unsigned(7 downto 0):=(others=> 0 ); variable vara,varb: unsigned(7 downto 0); case curr_ is when idle => if (start= ) then next_ <= check; vara:=unsigned(a); varb:=unsigned(b); after ns; after ns; (ENDIF) FSMs VHDL Ling. di descr. dell hardware 7 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 8 / 28 gcd - codice VHDL della gcd - codice VHDL della when check => if (vara=zero) or (varb=zero) or (is_x(a)) or (is_x(b)) then next_ <= err_; gcd <= (others=> 0 ); next_ <= test; after ns; after ns; when test => if (vara = varb) then next_ <= output; next_ <= test2; after ns; after ns; when test2 => if (vara > varb) then next_ <= sub; next_ <= sub2; after ns; after ns; when sub => next_ <= test; vara:=vara-varb; after ns; after ns; when sub2 => next_ <= test; varb:=varb-vara; after ns; after ns; (ENDIF) FSMs VHDL Ling. di descr. dell hardware 9 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 20 / 28
6 gcd - codice VHDL della Note when output => next_ <= idle; dr <= after ns; after ns; gcd <= std_logic_vector(vara); when err => next_ <= idle; ; err <= ; -- useful when encoding when others => next_ <= idle; after ns; err <= after ns; end case; end process p0; p: process(clk) -- update if (rising_edge(clk)) then curr_ <= next_; end process p; end architecture behav; L assegnazione delle operazioni ai diversi stati é in parte arbitraria Ci so margini per l ottimizzazione sia a partire dalla descrizione behavioral che dalla Vedremo in seguito algoritmi di sintesi in grado di trasformare l (RTL comportamentale) in un RTL strutturale estraendo data-path e controllo (ENDIF) FSMs VHDL Ling. di descr. dell hardware 2 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 22 / 28 gcd - livello RTL strutturale Esercizio a b 0 0 mpx mpx reg a we reg b we vara varb 0 0 mpx mpx a b a b a b a = 0 b = 0 subtractor a b a b z diff g e Control FSM start dr err Si descriva tramite FSM e poi come un contatore binario sincro avente come ingressi un segnale di start e una parola a che rappresenta un numero binario senza seg. Non appena ricevuto il segnale di start, il contatore conta da 0 a a e poi si arresta. L uscita z si porta a 0 a inizio conteggio e assume il valore a fine conteggio. Si consideri il caso (per la FSM) di a 5. (ENDIF) FSMs VHDL Ling. di descr. dell hardware 23 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 24 / 28
7 ASM ASM Sommario Algorithmic State Machines ASM Si tratta di un formalismo alternativo a quello di FSM e Riprende il formalismo dei diagrammi di flusso usati nell ambito del software utile dal punto di vista dell implementazione del codice VHDL (ENDIF) FSMs VHDL Ling. di descr. dell hardware 25 / 28 ASM ASM - blocco (stato con 2 archi uscenti) (ENDIF) FSMs VHDL Ling. di descr. dell hardware 26 / 28 ASM - esempio gcd ASM start entry start =? name Moore output entry a Equivalent STG tation vara:=a varb:=b vara=0 or varb=0 err <= boolean decision prova input value/mealy output input value/mealy output vara=varb dr <= Mealy output Mealy output to ather to ather gcd <= vara vara>varb to ather ASM block to ather ASM block vara:= vara-varb varb:= varb-vara (ENDIF) FSMs VHDL Ling. di descr. dell hardware 27 / 28 (ENDIF) FSMs VHDL Ling. di descr. dell hardware 28 / 28
Descrizione di macchine a stati tramite VHDL
Descrizione di macchine a stati tramite VHDL M. Favalli Engineering Department in Ferrara (ENDIF) FSMs VHDL Ling. di descr. dell hardware 1 / 35 Motivazioni Introdurre la descrizione di FSM in VHDL Introdurre
Introduzione a Electronic Design Automation. Tecnologie. Circuiti integrati digitali. Sommario. M. Favalli. Tecnologia planare del silicio
Sommario Introduzione a Electronic Design Automation 1 M. Favalli Engineering Department in Ferrara 2 (ENDIF) Introduzione a EDA PASD 1 / 36 Circuiti integrati digitali Tecnologie (ENDIF) Introduzione
architecture tipo_architettura of nome_del_modulo is begin architecture tipo_architettura of nome_del_modulo is
Struttura file.vhd. library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; link a librerie e package entity nome_del_modulo is port ( term,term2 : in std_logic; term3,term4 : out std_logic)
DIPARTIMENTO DI ELETTRONICA E INFORMAZIONE. VHDL - Esempi. Martedì 13 Gennaio 2009
VHDL - Esempi Martedì 13 Gennaio 2009 Processi Un process è un'istruzione concorrente che contiene un'area sequenziale. Un processo viene eseguito parallelamente alle altre istruzioni concorrenti. L'esecuzione
Terza esercitazione. Progetto di una rete di controllo. Obiettivi Progetto e analisi di macchine a stati finiti. a.a
1 Terza esercitazione Progetto di una rete di controllo Obiettivi Progetto e analisi di macchine a stati finiti 2 Macchina a Stati Finiti (FSM) Z(n)=f(x(n)) => Sistema Combinatorio Z(n)=f(x(n),x(n-1),x(n-2),..)
Seconda esercitazione
Seconda esercitazione progetto e simulazione di registri e contatori Obiettivi analisi del costrutto «process» analisi di reti sequenziali a.a. 2-2 VHDL : Processi 2 un processo rappresenta uno statement
library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio.
VHDL Linguaggio di descrizione dell'hardware VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits VHDL Processi Attivati da qualche segnale Assegnazioni concorrenti A
Introduzione al VHDL. Alcuni concetti introduttivi
Introduzione al VHDL Alcuni concetti introduttivi Riferimenti The VHDL Cookbook, Peter J. Ashenden, Reperibile nel sito: http://vlsilab.polito.it/documents.html The VHDL Made Easy, David Pellerin, Douglas
Quarta esercitazione
1 Quarta esercitazione Soluzione di una prova d esame Obiettivo Fornire una metodologia di progetto scomposizione in blocchi e definzione dei segnali interni diagramma degli stati della FSM scrittura del
Si progetti, utilizzando il linguaggio VHDL, una rete
Si progetti, utilizzando il linguaggio VHDL, una rete logica in grado di realizzare il controllore di un distributore automatico di bevande. L interfaccia di I/O della rete è la seguente: ESERCIZIO entity
Introduzione al VHDL. Alcuni concetti introduttivi
Introduzione al VHDL Alcuni concetti introduttivi Riferimenti The VHDL Cookbook, Peter J. Ashenden, Reperibile nel sito: http://vlsilab.polito.it/documents.html The VHDL Made Easy, David Pellerin, Douglas
---- registro con reset e enable library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.
---- registro con reset e enable use IEEE.std_logic_unsigned.all; --Registro con reset sincrono e enable entity REGISTRO is port (CLK, RESET, ENABLE D Q : out std_logic end REGISTRO; architecture behavioral
Reti Logiche A. FSM in VHDL
Reti Logiche A FSM in VHDL Gianluca Palermo Politecnico di Milano Dipartimento di Elettronica e Informazione e-mail: gpalermo@fusberta.elet.polimi.it Macchina a Stati Finiti (FSM) Tipo Moore IN NEXT STATE
Introduzione al VHDL Lezione 3
Introduzione al VHDL Lezione 3 Cristina Silvano Università degli Studi di Milano Dipartimento di Scienze dell Informazione Via Comelico 39/41, I-20135 Milano (Italy) Tel.: +39-2-5835-6306 e-mail: silvano@elet.polimi.it
Riassunto tecnica digitale
Introduzione... 2 Operazioni... 4 OR...4 AND...4 XOR...5 Operatori logici... 5 Negazione... 6 Ottimizzare mediante il teorema di De Morgan. 7 VHDL...8 Contatori...10 Multiplexer... 11 Demultiplexer...12
Modello sequenziale. Modello sequenziale: i Process 13/11/2014. ENTITY ffsr IS Port ( s,r: IN std_logic; q, qn: OUT std_logic); END ffsr;
Modello sequenziale: i Process Modello sequenziale ENTITY ffsr IS Port ( s,r: IN std_logic; q, qn: OUT std_logic); END ffsr; ARCHITECTURE seq OF ffsr IS ( r PROCESS(s, IF s = 1 AND r = 0 THEN q
Prima esercitazione. a.a
Prima esercitazione Progetto e simulazione di una semplice rete combinatoria Obiettivi Eseguire tutti i passi del flusso di progettazione Analizzare la struttura di un file.vhd Analizzare i costrutti principali
MPHS AA FSM in VHDL
MPHS AA 28-29 FSM in VHDL Cristina Silvano Politecnico di Milano Dipartimento di Elettronica e Informazione e-mail: silvano@elet.polimi.it Macchina a Stati Finiti (FSM) Tipo Moore IN NEXT STATE LOGIC RST
Reti Logiche A II Prova - 11 febbraio 2008
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A II Prova - febbraio 008 Matricola prof.ssa Cristiana Bolchini Cognome Nome Istruzioni
Facoltà di Ingegneria Corso di Studi in Ingegneria Informatica. Metodologie e strumenti per il reengineering del workflow management
Descrizione di Macchine a Stati finiti in VHDL Descrizioni di Macchine a Stati finiti in VHDL In questa lezione vedremo come un sistema digitale sequenziale può essere descritto in VHDL. Outline: Macchine
Introduzione alla sintesi comportamentale
Introduzione alla sintesi comportamentale Valentino Liberali Università degli Studi di Milano Dipartimento di Tecnologie dell Informazione Via Bramante 65, 26013 Crema, Italy Tel.: +39-0373.898.247; Fax:
Compito di linguaggi di descrizione dell hardware
Compito di linuai di descrizione dell hardware Esercizio 1 Si realizzi un modello comportamentale in VHDL di un lath di tipo D trasparente (con inressi d e clk, ed uscita q). Quando clk = 1, il latch é
Sommario. Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches
Fondamenti di VHDL Sommario VHDL: premessa e introduzione Modellizzazione Sintassi Classi di Oggetti Tipi di Dati e Operatori Package e Librerie Processi Esempi di codice VHDL VHDL Testbenches Premessa
Reti Logiche A Appello del 24 febbraio 2010
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Appello del 24 febbraio 2010 Matricola prof.ssa Cristiana Bolchini Cognome Nome
Reti Logiche A II Prova - 1 febbraio 2010
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A II Prova - 1 febbraio 2010 prof.ssa Cristiana Bolchini Esercizio n. 1 Data la
VHDL - Introduzione. //
VHDL - Introduzione VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated Circuits Scopo presentazione: introdurre un sottoinsieme del sottoinsieme del linguaggio VHDL utilizzabile
RELAZIONE DEL PROGETTO DI UN CONTATORE BINARIO UP/DOWN MODULO 4 PER IL CORSO DI APPARATI ELETTRONICI 1. INTRODUZIONE
RELAZIONE DEL PROGETTO DI UN CONTATORE BINARIO UP/DOWN MODULO 4 PER IL CORSO DI APPARATI ELETTRONICI 1. INTRODUZIONE In generale un contatore è un dispositivo che memorizza (e a volte visualizza) il numero
Reti Logiche A Esame del 13 settembre 2007
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Esame del 13 settembre 2007 prof.ssa Cristiana Bolchini Esercizio n. 1 Effettuare
VHDL: Simulazione & Sintesi
VHDL: Simulazione & Sintesi Politecnico di Milano 18 Dicembre 2012 M. CARMINATI mcarminati@elet.polimi.it SIMULAZIONE VHDL: Simulazione & Sintesi - M. Carminati Politecnico di Milano 2 TESTBENCH Dopo aver
interfacciamento statico e dinamico analisi di interconnessioni, driver e receiver
Elettronica per telecomunicazioni 1 Contenuto dell unità D Interconnessioni interfacciamento statico e dinamico Integrità di segnale analisi di interconnessioni, driver e receiver Diafonia accoppiamenti
Progetto finale di reti logiche
Progetto finale di reti logiche (AGGIORNATO AL 13 Marzo 2018) Si vuole implementare un componente HW descritto in VHDL che, data un immagine in scala di grigi in un formato descritto successivamente, calcoli
ELETTRONICA DELLE TELECOMUNICAZIONI II ESERCITAZIONE DI LABORATORIO N.2 CODICE VHDL. Torino, 16/05/2005
Mauro Caule mat. 118381 Fabrizio Castellano mat. 122390 Luigi Fasano mat. 120730 ELETTRONICA DELLE TELECOMUNICAZIONI II ESERCITAZIONE DI LABORATORIO N.2 CODICE VHDL Torino, 16/05/2005 ENTITY sipo IS data_in:
Reti Logiche A - Prova di mercoledì 16 febbraio 2005
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof.ssa Cristiana Bolchini prof. Fabrizio Ferrandi Esercizio n. 1 Data la seguente espressione logica: ((c+a ) +c+a
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 18/1/2016
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 18/1/2016 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti
Esercizi VHDL nelle prove d esame di Architettura degli elaboratori (a.a. 2002/03)
Esercizi VHDL nelle prove d esame di Architettura degli elaboratori (a.a. 2002/03) 18 settembre 2003 Prova del 9 giugno 2003 Descrizione VHDL (a scelta, dataflow o comportamentale) di un decoder per il
Note su VHDL. 22 gennaio 2004
Note su VHDL 22 gennaio 2004 Design Entity L unità di base di un modello VHDL consiste nella Design Entity, che può rappresentare un intero sistema, un circuito stampato, un circuito integrato oppure una
Corso di Circuiti Logici Appunti e Approfondimenti A. Di Stefano
1 Aritmetica frazionaria e fixed point Nella maggior parte delle applicazioni i numeri reali sono approssimati con numeri binari che ne rappresentano la parte intera e quella frazionaria. Il numero di
Architetture e Reti logiche. Esercitazioni VHDL. a.a. 2003/04 VHDL. Stefano Ferrari
Architetture e Reti logiche Esercitazioni VHDL a.a. 2003/04 VHDL Stefano Ferrari Università degli Studi di Milano Dipartimento di Tecnologie dell Informazione Stefano Ferrari Università degli Studi di
Elettronica per le telecomunicazioni 21/05/2004
Contenuto dell unità D Elettronica per telecomunicazioni Interconnessioni interfacciamento statico e dinamico Integrità di segnale analisi di interconnessioni, driver e receiver Diafonia accoppiamenti
Calcolatori Elettronici M Modulo Introduzione all ambiente Xilinx ISE 12.3 e ISIM
Calcolatori Elettronici M Modulo 2 06 Introduzione all ambiente Xilinx ISE 12.3 e ISIM 1 Questi lucidi forniscono una sintetica introduzione all ambiente di sviluppo Xilinx ISE 12.3 utilizzando come riferimento
Architetture e reti logiche Esercitazioni VHDL a.a. 2006/07. UsodelVHDL. Stefano Ferrari
Architetture e reti logiche Esercitazioni VHDL a.a. 2006/07 UsodelVHDL Stefano Ferrari UNIVERSITÀ DEGLI STUDI DI MILANO DIPARTIMENTO DI TECNOLOGIE DELL INFORMAZIONE Architettureeretilogiche VHDL UsodelVHDL
Linguaggi di descrizione dell hardware Progetti a.a. 2016/17
Linguaggi di descrizione dell hardware Progetti a.a. 2016/17 I progetti vengono assegnati dal docente sulla base delle preferenze degli studenti. Si raccomanda di inserire come soggetto in qualsiasi mail
Reti Logiche Appello del 1 marzo 2011
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Esercizio n. 1 Si consideri la macchina sequenziale sincrona a
Reti Logiche A Prova di giovedì 3 febbraio 2005
olitecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof.ssa Cristiana Bolchini prof. Fabrizio Ferrandi Reti Logiche A rova di giovedì febbraio 005 Matricola Cognome Nome
Sequential Processing
Sequential Processing Istruzioni sequenziali: comandi eseguiti in maniera seriale, uno dopo l'altro (comune ai linguaggi di programmazione) TUTTE le istruzioni in una architecturesono concorrenti (vengono
Architetture e reti logiche. Esercitazioni VHDL. a.a. 2005/06. Uso del VHDL. Stefano Ferrari
Architetture e reti logiche Esercitazioni VHDL a.a. 2005/06 Stefano Ferrari Università degli Studi di Milano Dipartimento di Tecnologie dell Informazione Stefano Ferrari Università degli Studi di Milano
Un linguaggio per la descrizione dello hardware: il VHDL
Un linguaggio per la descrizione dello hardware: il VHDL Gli Hardware Description Languages Gli HDL consentono lo sviluppo di un modello del comportamento dei sistema digitali. Gli HDL permettono l eseguibilità
Un linguaggio per la descrizione dello hardware: il VHDL
Un linguaggio per la descrizione dello hardware: il VHDL Gli Hardware Description Languages Gli HDL consentono lo sviluppo di un modello del comportamento dei sistema digitali. Gli HDL permettono l eseguibilità
Descrizione VHDL di componenti combinatori
Descrizione VHDL di componenti combinatori 5 giugno 2003 1 Decoder Il decoder è un componente dotato di N ingressi e 2 N uscite. Le uscite sono poste tutte a 0 tranne quella corrispondente al numero binario
Reti Logiche A II Prova - 2 marzo 2009
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A II Prova - 2 marzo 2009 Matricola prof.ssa Cristiana Bolchini Cognome Nome Istruzioni
14/11/2012. Il VHDL 3 parte. Tipi. Tipi scalari INTEGER; REAL; Tipo Fisici; BOOLEAN; CHARCTER; BIT ENUMERATO; Tipo composto ARRAY RECORD FILE ACCESS
Il VHDL 3 parte Tipi Tipi scalari INTEGER; REAL; Tipo Fisici; BOOLEAN; CHARCTER; BIT ENUMERATO; Tipo composto ARRAY RECORD FILE ACCESS 1 Definizione di un nuovo tipo TYPE Nome_tipo IS Definizione_tipo;
Reti Logiche A Esame del 24 febbraio 2006
Politecnico di Milano ipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi prof.ssa Cristiana Bolchini Esercizio n. a) ata la seguente tabella di copertura: Reti Logiche
Reti Logiche A Esame del 19 febbraio 2007
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Esame del 9 febbraio 007 Matricola prof.ssa ristiana Bolchini Esercizio n. Data
Introduzione al VHDL Lezione 2
Introduzione al VHDL Lezione 2 Cristina Silvano Università degli Studi di Milano Dipartimento di Scienze dell Informazione Via Comelico 39/41, I-20135 Milano (Italy) Tel.: +39-2-5835-6306 e-mail: silvano@elet.polimi.it
Sintassi. Le varie espressioni sintattiche scritte in VHDL si possono ricondurre ai seguenti oggetti: Scalari e Vettori Nomi Oggetti: Espressioni
Introduzione Il VHDL e costituito da vari formati (types)ed operatori (operators) per consentire simulazione e sintesi a vari livelli Nel package STANDARD si trovano descritti quegli oggetti destinati
I Indice. Prefazione. Capitolo 1 Introduzione 1
I Indice Prefazione xi Capitolo 1 Introduzione 1 Capitolo 2 Algebra di Boole e di commutazione 7 2.1 Algebra di Boole.......................... 7 2.1.1 Proprietà dell algebra.................... 9 2.2
UART TX... VERSIONE CORRETTA!
dadduni UART TX... VERSIONE CORRETTA! 30 September 2018 Introduzione Questo articoletto è una naturale prosecuzione del procedente presente sul mio blog. L'avevo già detto nel precedente: non ho tutte
Macchine a stati finiti. Sommario. Sommario. M. Favalli. Le macchine a stati si utilizzano per modellare di sistemi fisici caratterizzabili mediante:
Sommario Macchine a stati finiti M. Favalli Engineering Department in Ferrara 4 Sommario (ENDIF) Analisiesintesideicircuitidigitali / 35 (ENDIF) Analisiesintesideicircuitidigitali 2 / 35 4 Le macchine
Tipi di segnali (logici) predefiniti. Rappresentazione dei segnali in VHDL. Tipo bit (definito nel package standard)
Tipi di segnali (logici) predefiniti Tipo bit (definito nel package standard) Rappresentazione dei segnali in VHDL Approfondimento del corso di Linguaggi di descrizione dell hardware type Bit is ('0',
Laboratorio di Sistemi Digitali M A.A. 2010/11
if (RESET_N = '0') then for col in 0 to BOARD_COLUMNS-1 loop for row in 0 to BOARD_ROWS-1 loop... elsif (rising_edge(clock)) then... Laboratorio di Sistemi Digitali M 4 Esercitazione Tetris: Datapath Primiano
Calcolatori Elettronici
UNIVERSITÀ DEGLI STUDI DI UDINE Facoltà di Ingegneria Corso di Laurea Specialistica in Ingegneria Gestionale dell Informazione Dipartimento di Ingegneria Elettrica, Gestionale e Meccanica Calcolatori Elettronici
Architetture dei Sistemi Elettronici
Architetture dei Sistemi Elettronici Roberto Roncella 12. Reti sequenziali algoritmiche Reti sequenziali algoritmiche Verso il microprocessore (8.1-8.2) Parte operativa e parte di controllo Descrizione
Introduzione al VHDL VHDL. La storia. Corso introduttivo al VHDL. l acronimo di VHSIC Hardware Description Language
Introduzione al VHDL Corso introduttivo al VHDL Giovanni De Luca VHDL VHDL è l acronimo di VHSIC Hardware Description Language VHSIC è l acronimo di Very High Speed Integrated Circuit La storia Il VHDL
Flusso di progetto circuiti digitali. Circuiti Integrati Digitali. Il Design Productivity Gap. Tecnologia Standard Cells
VHDL come strumento di progetto di circuiti digitali Antonio Deledda Corso di Progetto di sistemi elettronici L-A AA 2005-2006 adeledda@deis.unibo.it Tel. Interno 0512093829 Centro ARCES, Viale Pepoli
VHDL come strumento di progetto di circuiti digitali
VHDL come strumento di progetto di circuiti digitali Antonio Deledda Corso di Progetto di sistemi elettronici L-A AA 2005-2006 1 adeledda@deis.unibo.it Tel. Interno 0512093829 Centro ARCES, Viale Pepoli
Descrizioni VHDL Behavioral
1 Descrizioni VHDL Behavioral In questo capitolo vedremo come la struttura di un sistema digitale è descritto in VHDL utilizzando descrizioni di tipo comportamentale. Outline: process wait statements,
Regole per la scrittura di VHDL Sintetizzabile. Fabio Campi. Corso di Elettronica dei Sistemi Digitali LS AA
Regole per la scrittura di VHDL Sintetizzabile Fabio Campi Corso di Elettronica dei Sistemi Digitali LS AA 2003-2004 2004 VHDL Sintetizzabile Obiettivo: Mappare su celle Hardware di libreria, riferite
Reti Logiche A Esame del 14 febbraio 2006
Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Esercizio n. Eseguire la generazione degli implicanti primi con il metodo di Quine McCluskey
Chapter 7 Registers and Register Transfers
Logic and Computer Design Fundamentals Chapter 7 Registers and Register Transfers Part 1 Registers, Microoperations and Implementations Charles Kime & Thomas Kaminski 2008 Pearson Education, Inc. (Hyperlinks
$ % 16 dicembre Giovanni Beltrame 2
! "# $ % Giovanni Beltrame 2 & VHDL è un linguaggio di descrizione dell hardware (Hardware Description Language) Per hardware si intendono diverse cose a seconda del contesto L hw si può descrivere a vari
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 5/9/2016
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 5/9/2016 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti
Reti combinatorie (segue) Reti combinatorie. Lezione 2. Architettura degli Elaboratori A. Sperduti 1
Reti combinatorie Reti sequenziali Sommatore Sottrattore Generatore di sequenze Riconoscitore di sequenze PROGRAMMAZIONE Il programmatore riporta le istruzioni che il calcolatore dovrà eseguire, in un
Reti combinatorie. Reti combinatorie (segue)
Reti combinatorie Sommatore Sottrattore Reti sequenziali Generatore di sequenze Riconoscitore di sequenze Reti combinatorie PROGRAMMAZIONE Il programmatore riporta le istruzioni che il calcolatore dovrà
Sintesi di Reti Sequenziali Sincrone
Sintesi di Reti Sequenziali Sincrone Maurizio Palesi Maurizio Palesi 1 Macchina Sequenziale Una macchina sequenziale è definita dalla quintupla (I,U,S,δ,λ ) dove: I è l insieme finito dei simboli d ingresso
Flusso di progetto circuiti digitali
Flusso di progetto circuiti digitali (anni 80/90) 1) Definizione Algoritmica : y=-x; 2) Schematic Entry 3) Custom Layout (place & route) 4) Parasitic extraction & Backannotation Il Design Productivity
Semicustom Design Flow VHDL HDL. VHDL: Applicazioni. Stili di Descrizione Hardware. Elettronica dei Sistemi Digitali L-A
Technology Dependance Elettronica dei Sistemi Digitali L-A Università di Bologna, sede di Cesena Introduzione al linguaggio VHDL F.Campi A.a. 2004-2005 Design Iteration Semicustom Design Flow Pre-Layout
Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D
Reti Sincrone Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Le variabili di stato future sono quelle all ingresso dei FF-D mentre le variabili di stato presente sono le uscite dei
LABORATORIO DI ARCHITETTURA DEI CALCOLATORI lezione n 9
LABORATORIO DI ARCHITETTURA DEI CALCOLATORI lezione n 9 Prof. Rosario Cerbone rosario.cerbone@libero.it a.a. 2005-2006 http://digilander.libero.it/rosario.cerbone Sintesi di Reti Sequenziali Sincrone In
Complementi ed Esercizi di Reti Logiche in VHDL
Calcolatori Elettronici M Complementi ed Esercizi di Reti Logiche in VHDL in collaborazione con Francesco Maria Sprotetto 1 Premessa In questo progetto sono stati implementati gli esercizi descritti in
Nonostante l avvento delle più moderne
di terminati ad entrambe le estremità con un impedenza di questo valore. Come già detto se si vuole ottenere la massima luminosità di uno dei segnali di colore occorre fornire circa 0.7V. Per fare questo
Calcolatori Elettronici M Modulo Linguaggio VHDL Parte 2/2
Calcolatori Elettronici M Modulo 2 03 - Linguaggio VHDL Parte 2/2 1 Approfondimento su segnali e variabili Progettare in VHDL una rete che periodicamente dopo tre periodi di clock setta al livello logico
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 11/7/2016
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 11/7/2016 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 14/7/2015
Appello d esame del 14/7/2015 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti sulle domande, minimo 2 punti sui problemi (20 minuti)
Esercitazione 1 di verifica
Architettura degli Elaboratori, 007-08 Esercitazione 1 di verifica Soluzione: mercoledì 10 ottobre Domanda 1 Realizzare una rete combinatoria avente quattro variabili booleane di ingresso a, b,, y e due
Sintesi di Reti sequenziali Sincrone
Sintesi di Reti sequenziali Sincrone Sintesi di Reti Sequenziali Sincrone Una macchina sequenziale è definita dalla quintupla I è l insieme finito dei simboli d ingresso U è l insieme finito dei simboli
VHDL. Il linguaggio FOCUS
ON Il linguaggio VHDL di Antonio Di Stefano Il linguaggio VHDL consente di descrivere ed implementare circuiti complessi utilizzando tecnologie quali FPGA, CPLD, ASIC e structured ASIC. In questo articolo
Reti Logiche A. Introduzione al VHDL
Reti Logiche Introduzione al VHDL Gianluca Palermo Politecnico di Milano Dipartimento di Elettronica e Informazione e-mail: gpalermo@fusberta.elet.polimi.it 1 Sommario Introduzione Struttura di un modello
Christian Pilato
Politecnico di Milano Introduzione al VHDL Christian Pilato pilato@elet.polimi.it Sommario Introduzione Struttura di un modello Interfaccia Funzionalità Concetti base Livelli di astrazione Concorrenza
Calcolatori Elettronici
Calcolatori Elettronici RETI SEQUENZIALI : ESERCIZI Massimiliano Giacomin 1 Implementazione di contatori Un contatore è un dispositivo sequenziale che aggiorna periodicamente il suo stato secondo una regola
Introduzione al linguaggio VHDL
Introduzione al linguaggio VHDL Il VHDL è un linguaggio per la sintesi e la simulazione di circuiti digitali, uno standard per la descrizione dell hardware E stato introdotto negli anni 80 nell ambito
Corso di Reti Logiche A
Politecnico di Milano Reti Logiche A Corso di Reti Logiche A Introduzione al VHDL - Una prima presentazione - VHSIC-HDL HDL Very High Speed Integrated Circuit - Hardware Description Language Marco D. Santambrogio:
Ottava esercitazione. Soluzione prova d esame 14 Settembre a.a
1 Ottava esercitazione Soluzione prova d esame 14 Settembre 2010 Un sistema a FPGA, funzionante a 1 KHz, è utilizzato per controllare il sistema frenante di una automobile dotata di ABS (Anti Block System)
Sistemi per la Progettazione Automatica. problema punti massimi i tuoi punti problema 1 14 problema 2 4 problema 3 6 problema 4 6 totale 30
Sistemi per la Progettazione Automatica Informatica - Tiziano Villa 17 Marzo 2008 Nome e Cognome: Matricola: Posta elettronica: problema punti massimi i tuoi punti problema 1 14 problema 2 4 problema 3
Automa a Stati Finiti (ASF)
Automa a Stati Finiti (ASF) E una prima astrazione di macchina dotata di memoria che esegue algoritmi Introduce il concetto fondamentale di STATO che informalmente può essere definito come una particolare
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 17/6/2015
Appello d esame del 17/6/2015 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti sulle domande, minimo 2 punti sui problemi (20 minuti)
Macchine a Stati finiti
Macchine a Stati finiti Prof. Alberto Borghese Dipartimento di Scienze dell nformazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento al Patterson: Sezione B. /29 Sommario Macchine
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 30/3/2015
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 30/3/2015 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti
IL VHDL. Perché si usa un linguaggio di descrizione dell'hardware? Permette di formalizzare il progetto di sistemi digitali complessi
IL VHDL Cosa è il VHDL? NON è un linguaggio di programmazione! E' uno standard IEEE per la descrizione dell'hardware VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuit