NA62 TDAQ status report. M. Sozzi Incontro con referee INFN CERN 25 Maggio 2012

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1 NA62 TDAQ status report M. Sozzi Incontro con referee INFN CERN 25 Maggio 2012

2 TDAQ in generale Distribuzione clock/trigger: progetto completato, nuovi moduli TTCex CERN non funzionanti (OK per 2012, nuovo progetto per 2014), cablaggio in corso Piano veloce di μ veto (MUV3): costruito (con input INFN) Odoscopio carico di NA48 per 2012 (soltanto!): PG Crates comuni: qualche ritardo nella consegna Online: pur senza responsabilita ufficiale grande lavoro fatto (Run Control per 2012, Louvain) Farm software scritto (Mainz) Mancano simulazioni di trigger SW L1/L2 (e dettaglio L0) Prosegue (in misura limitata) R&D per trigger su GPU (CERN/Pisa) Il TDAQ rimane sul critical path (manpower)

3 Dry run (ECN3) 15/7-15/8/2012 Coordinamento: G. Lamanna (CERN) TDAQ meeting 23/5/2012:

4 Dry run (TDAQ) NA62 / 2012 Layout CEDAR CHANTI 50% equipped Prototype CHOD SAC Temp. Beam Pipe ½ Straw 8 LAV, 3 with Readout Chamber LKr SLM readout + CREAM Prototype? MUV 2+3 CEDAR (no KTAG), CHANTI, LAV, CHOD, LKr, MUV2/3, SAC/IRC; STRAW as Observer Most of the support infrastructure (fibers, network, control room, pc farm room, ) will be ready at the end of June with some possible delay G. Lamanna

5 Dry run (TDAQ) # channels (in 2012) CEDAR (dr) FEE CEDAR board CHANTI 46 4 (dr) Chanti board + LAV FEE R/O LKR ~5000 CPD+SLM PCs TDCB+TEL62 TDCB+TEL62 LAV 480 LAV FEE TDCB+TEL62 STRAW ~1800 Cover Board + SRB TEL62 CHOD 128 LAV FEE TDCB+TEL62 G. Lamanna

6 Dry run (TDAQ) Detector CHANTI 2 LAV 15 LAVFE E CHOD 4 Detector # ch TDCB CEDAR CHANTI 46 1 LAV CHOD MUV1/2 264(88) 2 MUV SAC/IRC 4 1 MUV2 9 SAC/IRC 1 Detector TEL62 CEDAR 1 CHANTI 1 LAV 3 STRAW 1 CHOD 1 LKR/L0 3 G. Lamanna MUV1/2 1 MUV3 1 SAC/IRC 1

7 Sub-detectors TDAQ =designed =done Front-end Readout Trigger GTK CERN Special (FE) SW? CEDAR UK Common SW CHANTI NA +LAV Common SW LAV LNF Common L0 + SW Straws CERN Special (CERN) +Common SW RICH FI Common L0 + SW CHOD = LAV Common L0 + SW LKr NA48 Special (CERN) L0 (RM2) + SW SAC/IRC?? SW MUV NA48/LAV Common L0 + SW BLU = INFN

8 TDAQ in INFN =designed =done (1) Trigger/readout comune (TDCB + TEL62): Pisa + friends (2) Trigger L0 per LKr: Roma TV (3) Processore L0: Pisa, Ferrara (Torino?) (4) Contributo a trigger software: (Oltre al front-end dei rivelatori INFN e al readout del GTK)

9 (1) TDC board PISA

10 (1) TDC board PISA 12 schede V5 distribuite alla collaborazione (Nov 2011) per test/validazione, no feedback Realizzata V6 (praticamente identica): prototipo 17/5/2012, OK, montaggio di altre 12 schede da distribuire per i run 2012 Produzione completa 2013 (totale 110 schede) Firmware abbandonato dall autore, completato con funzionalita di base e distribuito. Nuovo firmware riscritto e simulato, in corso di validazione. Setup di test completo da allestire a Pisa: no manpower (per ora test a mano )

11 (1) TEL62 PISA

12 (1) TEL62 Vecchie TELL1 di LHCb disponibili in quasi tutti i gruppi, per training e test TDCB Prima TEL62 V1 (2011) testata OK Prima TEL62 V2 (pochissime modifiche) a Pisa da 1 mese, testata OK Produzione 13 schede V2 per test 2012: arrivo previsto fine giugno 2012 Schede Gbit (Roma TV) in arrivo Radiation test ancora non effettuato (UK), forse 2012 Contributo per test da ditte esterne (Roma TV): forse utilizzabile gia sulle prime 13 Qualche problema con componenti Maggior parte dei componenti critici acquistati, il resto da acquistare entro 2012 Produzione completa 2013 (90 schede) PISA

13 (1) TEL62 - firmware PISA+ 80% diverso da quello delle TELL1 di LHCb (che ha richiesto dell ordine di 15 anni uomo!) Alcuni problemi tecnici superati Progetto aperto e condiviso, richiesto fin dall inizio contributo da parte di ogni rivelatore Problema principale (manpower) Plan:

14 Data correction Data marger (1) TEL62 - firmware ADVANCED ADVANCED STARTED ADVANCED (to test) PISA+ ADVANCED COMPLETED (to test) Data formatter and writer Gbit handling PG/LNF PG/LNF STARTED (FOR LAV) LNF ADVANCED STARTED (FOR CHOD) PG ADVANCED PI ha preso le parti non coperte Parti PG/LNF non ancora integrate Risorse FPGA sembrano OK Lontano dal completamento/test

15 Manpower (PI) La situazione a Pisa rimane assolutamente critica Impegni assunti con 4 fisici post-doc dedicati + 2 tecnologi Oggi: 1 fisico + 2 dottorandi + 1 tecnologo + 1 art (1 post-doc dirottato dai LAV, in partenza tra 1 mese) SOS nell autunno 2010 Nessun supporto finora - Downscoping degli impegni di Pisa (abbandonato processore L0, ad oggi lontano dall avere un progetto convalidato) - Downscoping degli obiettivi dei run 2012 (no test del trigger ma solo readout): no test prima del Critico anche il raggiungimento di questi obiettivi Implicazioni sul contributo alla costruzione dei LAV

16 ROMA 2 (2) Trigger L0 LKr 3 schede figlie per TEL62: Interfaccia LKr: disegno in , dipende da R/O LKr CERN Trigger&RO TX: prodotta, in test Trigger RX: prodotta, testata Manca la simulazione MC Piccolo test con input simulati in dry run

17 ROMA 2 Scheda RX trigger Scheda TX trigger & RO

18 (3) Processore L0 FERRARA + TORINO? Soluzione PC-based: PC standard + scheda di interfaccia basata su scheda di sviluppo Terasic con schede figlie custom: Fattibilita da dimostrare! 1. Firmware: Ferrara, necessario mantenere manpower 2. Hardware: Torino? 3. Software: Ferrara (?) Per il 2012 soluzione di ripiego adottata Forse qualche test soluzione PC durante il 2012? Manca ancora un disegno validato (milestone )

19 (3) Processore L0 FERRARA to L 1 CPU D E T E C T O R S r e a d o u t TRIGGER FPGA PCIe MEM Look at me C A C H E R E G I S T E R ~103ns in average ALU L 0 trigger 7.5% PCIe ~100μs for periodic events???μs for chaotic events

20 (4) Contributo trigger SW Il software per la lettura dei dati nella PC farm e per l infrastruttura dei trigger SW e stato sviluppato a Mainz Pisa ha contribuito con un contratto esterno per uno sviluppatore di driver di rete ottimizzato Contributo INFN all acquisto di switch di rete per run 2012

21 TDAQ INFN: 2012 A che punto siamo? 1. Pre-produzione schede TDCB e loro test da parte dei rivelatori [PI]: SI, ma test quasi solo a Pisa (+PG) 2. Completamento firmware schede TDCB [PI]: SI 3. Pre-produzione schede TEL62 [PI]: SI 4. Scrittura parziale del firmware per TEL62 [PI,PG, ]: SI ma 5. Implementazione prototipo processore di L0 [FE,TO, ]: qualcosa 6. Preparazione software comune per movimentazione dati a PC [PI, ]: Mainz con contributo Pisa 7. Validazione crates [PI,RM2]: SI, ma minimale 8. Completamento e test slice di trigger al CERN [RM2]: SI 9. Sviluppo e integrazione della simulazione logica di trigger LKr [RM2]: non ancora 10. Sviluppo della scheda di ricezione dati dal LKr [RM2]: non ancora 11. Messa in funzione odoscopio carico di NA48 per run [PG]: SI 12. Dry run al CERN per integrazione TDAQ [ALL] 13. Partecipazione al test run al CERN [ALL]

22 Spese e impegni 2012: Acquisto tutti componenti TEL62 (Pisa + Roma 2) Acquisto crates (LAV/RICH/LKr-L0) Partecipazione massiccia a dry run e technical run 2013: Produzioni complete: TDCB, TEL62, schede LKr-L0 Installazione (ulteriori dry runs)

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