Panoramica delle principali famiglie logiche cablate. Parametri di progetto (livelli, correnti, ritardi, consumi, etc..)

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1 F3x - Presentazione della lezione F3 1/1- Obiettivi Analisi del trend tecnologico Panoramica delle principali famiglie logiche cablate Parametri di progetto (livelli, correnti, ritardi, consumi, etc..) Famiglie per la logica programmabile ( celle base, complessita, prestazioni, I/O) F3a TREND TECNOLOGICO 1/2- Densità di integrazione I circuiti base sono inseriti in circuiti integrati (CHIP) La tecnologia ha permesso di integrare un sempre maggior numero di dispositivi ( switch ) in ogni chip 100M 10M 1M N. di dispositivi/chip 100k 16k 64k 256k M 64M 16M 4M PENTIUM MEMORIE µprocessori 10k 1K Anno 95

2 F3a TREND TECNOLOGICO 2/2- Densità di integrazione mediamente ogni anno raddoppia il numero di dispositivi integrabili in un unico chip (legge di Moore) 100M N. di dispositivi/chip 10M 1M 256k 1M 64M 16M 4M PENTIUM k 64k 16k 8086 MEMORIE µprocessori 10k 1K Anno 95 F3b FAMIGLIE LOGICHE 1/10- Sigle standard Ogni componente commerciale ha una sigla identificativa normalizzata: nn XXX mmm 2 cifre per indicare la famiglia ambientale 2..3 lettere per indicare la tecnologia costruttiva 2..3 cifre per indicare la funzione logica

3 F3b FAMIGLIE LOGICHE 2/10- Introduzione classifica delle famiglie logiche in funzione della densità d integrazione sigla significato sigla densità d/chip anni SSI Small Scale Integration MSI Medium Scale Integration k LSI Large Scale Integration 2k..20k VLSI Very Large Sc. Integration 20k..1M oggi ULSI Ultra Large Sc. Integration 1M oggi Fino all inizio degli 80 i circuiti integrati potevano essere progettati solo presso poche fabbriche di silicio (silicon foundry). Oggi sono disponibili circuiti integrati che contengono componenti non connessi, sui quali anche piccole imprese possono realizzare circuiti specifici (ASIC Application Specific Integrated Circuit) utilizzando sistemi CAD per progettare ed attuare le interconnessioni. F3b FAMIGLIE LOGICHE 3/10- Sigle standard: funzione (mmm) Le sigle e le caratteristiche meccaniche ed elettriche dei CI-SSI corrispondenti alle principali funzioni logiche sono state standardizzate dai vari costruttori, in modo che sia possibile intercambiare chip provenienti da diverse foundry, a pari tecnologia: q.tà di porte tipo porta n.ingressi/porta sigla 6 NOT 1 nnxxx04 4 AND 2 nnxxx 08 4 NAND 2 nnxxx 00 4 OR 2 nnxxx 32 2 FF-D - nnxxx 74 2 FF-JK - nnxxx 112

4 F3b FAMIGLIE LOGICHE 4/10- Sigle standard: ambiente (nn) Esistono diverse versioni dello stesso componente a seconda dell utilizzo: uso civile sigla 74XXXmmm tolleranza sulla tensione di alimentazione: 5% ; temperatura di funzionamento: C uso militare sigla 54XXXmmm tolleranza sulla tensione di alimentazione: 10% ; temperatura di funzionamento: C uso aerospaziale: tolleranze ambientali più ampie, incluse le radiazioni F3b FAMIGLIE LOGICHE 5/10- Sigle standard: tecnologia (XXX) famiglia tecnologia specifica sigla Ogni tecnologia tecnologica XXX di costruzione ha TTL Standard TTL caratteristiche Low Power L TTL standardizzate Schottky S TTL per permettere Low Power Schottky l LS TTL intercambiabilità Advanced Low Power Schottky ALS TTL dei componenti Fast F CMOS Standard C CMOS Advanced AC CMOS High Speed HC CMOS High Speed TTL compatibile HCT CMOS Advanced TTL compatibile ACT CMOS Low Voltage High Speed LVC BJT+CMOS Standard BCT BJT+CMOS Advanced ABT ECL Standard 10K ECL High Speed 100K

5 F3b FAMIGLIE LOGICHE 6/10- Alimentazione famiglia Valimentazione tecnologica TTL +5V ± 5% CMOS +3V..+15V ECL -5.2V ± 5% e V F3b FAMIGLIE LOGICHE 7/10- Transcaratteristica Vout LS HCT ACT ALS AS F C HC AC Vin

6 F3b FAMIGLIE LOGICHE 8/10- Correnti ingresso/uscita famiglia I INGRESSO USCITA I INGRESSO USCITA tecnologica (1) (1) (0) (0) TTL-LS <20µA I = - 0.4mA - 0.1mA I = 8mA TTL-F <20µA I = - 1mA - 0.6mA I = 24mA CMOS-C <1µA R ON = 1 kω <1µA R ON = 1 kω CMOS-HC(T) <1µA R ON = 50 Ω <1µA R ON = 50 Ω CMOS-AC(T) <1µA R ON = 10 Ω <1µA R ON = 10 Ω F3b FAMIGLIE LOGICHE 9/10- Velocità e consumo ritardo del gate (ns) C HC L LS TTL TTL CMOS ECL GaAs FACT ALS AC 1 F AS 10 S 10K 100K G consumo di un gate a 1 MHz

7 F3b FAMIGLIE LOGICHE 10/10- ingressi non utilizzati Gli ingressi non usati che possono modificare lo stato logico di un chip (ad esempio l ingresso di reset di un FF) devono essere collegati al loro valore uno o zero in modo appropriato. Gli ingressi di gate non usati nello stesso package possono essere lasciati non collegati nella TTL, ma devono essere collegati a uno o zero nei CMOS. Nei CMOS infatti l ingresso degli interruttori complementari puo portarsi ad un livello per cui entrambi gli interruttori conducono, provocando notevoli correnti in tutto il chip (in alcuni casi l eccesso di corrente puo portare al guasto del dispositivo). E comunque consigliabile che in qualunque famiglia gli ingressi non usati siano collegati al valore appropriato uno o zero, per migliorare i margini di tolleranza dei disturbi. F3c LOGICHE PROGRAMMABILI 1/6 introduzione Dall inizio degli anni 80 sono stati prodotti circuiti integrati programmabili (Programmable Logic Devices - PLD -), in cui l utente programma le funzioni logiche dentro il chip (hardware programmato via software!!) Nel chip esistono array di gate (combinatori e FF) con le interconnessioni programmabili, in modo permanente o temporaneo.

8 F3c LOGICHE PROGRAMMABILI 2/6 struttura PLD ESEMPIO DI PLD: gli incroci delle interconnessioni sono programmabili dall utente OR CABLATI I1 I2 I3 I4 AND CABLATI O1 O2 O3 O4 F3c LOGICHE PROGRAMMABILI 3/6 esempio applicativo PLD I1 I2 I3 I4 O1 O2 O3 O4

9 O1= O3 = ( I2 I3) + ( I3 I4) O2 = ( I1 I4) + ( I1 I2) ( I1 I2) O4 = ( I2 I3) + ( I1 I4) F3c LOGICHE PROGRAMMABILI 4/6 FPGA Dalle prime PLD ad oggi, l integrazione ha permesso di realizzare circuiti logici programmabili molto complessi. Si chiamano Field-Programmable-Gate-Array (FPGA) e stanno praticamente rimpiazzando i circuiti realizzati con le famiglie logiche tradizionali. INTERCONNESSIONI PROGRAMMABILI CELLE LOGICHE PROGRAMMABILI CELLE DI I/O PROGRAMMABILI F3c LOGICHE PROGRAMMABILI 5/6 FPGA panorama Ad oggi sono disponibili sul mercato FPGA con diversi milioni di gate programmabili e con diverse centinaia di kbit di memoria. LLavorano a centinaia di MHz con piu di 500 pin di I/O DEVICE XCV200E SYSTEM GATES LOGIC GATES DIFF I/O PAIRS 119 USER I/O 284 BLOCK RAM bits DISTRIB. RAM Bits XCV600E XCV2000E

10 F3c LOGICHE PROGRAMMABILI 6/6 FPGA progetto Il progetto e la programmazione avvengono mediante strumenti CAD con il seguente sviluppo: Start DESIGN ENTRY PRELAYOUT SIMULATION LOGIC SYNTHESIS SYSTEM PARTITIONING FLOORPLANNING POSTLAYOUT SIMULATION PLACEMENT ROUTING CIRCUIT EXTRACTION PROGRAMMING End F3d CIRCUITI INTEGRATI SPECIFICI 1/5 ASIC: introduzione per grandi volumi di produzione e preferibile costruire il circuito che realizza le funzioni volute (Application Specific Integrated Circuit - ASIC) Il progetto e realizzato con strumenti CAD simili (anche se piu complessi) a quelli per il progetto di FPGA. Esistono diversi livelli da cui si puo partire per il progetto, e diverse soluzioni tecnologiche; la scelta tra le diverse metodologie e legata a!costi di sviluppo (strum. CAD, stazioni di lavoro, progettisti),!costi di produzione (costi non ricorrenti e ricorrenti),!tempi di sviluppo (tempo per il progetto e la validazione)!tempi di produzione (passi tecnologici per il circuito completo)

11 F3d CIRCUITI INTEGRATI SPECIFICI 2/5 ASIC: full custom FULL CUSTOM Si progettano tutti i componenti necessari per le funzioni richieste (SW, R, C, etc..), e le loro interconnessioni;! massima flessibilita nel progetto! massima complessita (e costo) di progetto! massima complessita di verifica! massimo tempo di sviluppo! massimi costi non ricorrenti! giustificato solo per grandissimi volumi e per applicazioni in cui non esistono complete librerie di celle F3d CIRCUITI INTEGRATI SPECIFICI 3/5 ASIC: standard cell STANDARD CELL Si parte da una libreria di celle (FF,COUNT, MPX, FA, etc..) progettate dalla silicon foundry e nel progetto si utilizzano solo le celle disponibili e le loro interconnessioni! massima flessibilita nel progetto! media complessita (e costo) di progetto! media complessita di verifica! medio tempo di sviluppo! massimi costi non ricorrenti (si devono eseguire tutti i passi tecnologici previsti per il full custom)! giustificato per grandi volumi e per applicazioni in cui esistono le complete librerie di celle

12 F3d CIRCUITI INTEGRATI SPECIFICI 4/5 ASIC: gate array GATE ARRAY Si parte da un circuito integrato in cui il costruttore ha gia realizzato una matrice di SW ; si progettano solo le interconnessioni tra gli SW, eventualmente usando funzioni di libreria! media flessibilita nel progetto! piccola-media complessita (e costo) di progetto! ridotta complessita di verifica! medio-minimo tempo di sviluppo! medi costi non ricorrenti (si parte da circuiti con gli SW gia realizzati)! giustificato per medi volumi e per applicazioni in cui non e necessario ottenere il massimo in termini di prestazioni F3d CIRCUITI INTEGRATI SPECIFICI 5/5 ASIC: riusabilità! dati i costi di sviluppo dei circuiti asic si cerca di riutilizzare funzioni logiche gia disponibili da altri progetti! occorre quindi pensare, durante ogni progetto, al possibile riutilizzo delle funzioni logiche, definendo interfacce ed utilizzando standard che ne permettano il riutilizzo! e possibile acquisire all esterno parti/funzioni logiche che realizzino un particolare algoritmo: si compra e si sfrutta la