Circuiti sincroni Circuiti sequenziali: i bistabili

Transcript

1 Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi di Milano A.A. 28/9 L 8 /38 Sommario! Il clock. Circuiti sincroni.! Circuiti sequenziali. I bistabili. " Latch asincroni " Latch sincroni: tipo SR, tipo " Flip-flop A.A. 28/9 L 8 2/38

2 Perchè esiste il clock?! Per quanto tempo dobbiamo mantenere uno stesso ingresso sul circuito?! uando possiamo leggere l uscita? " uando le uscite sono divenute stabili!! uando possiamo presentare nuovi ingressi? " obbiamo aspettare che il risultato sia: Calcolato # tempo di calcolo Utilizzato # tempo di uscita stabile! Necessità: sincronizzazione tra uscite e ingressi 8 5 2! Soluzione: Cancello tra le uscite e gli ingressi successivi A.A. 28/9 L 8 3/38 Cancelli nelle architetture! Esempio: CPU multi-ciclo " Un cancello dopo ogni stadio di elaborazione dell istruzione Cancelli (registri) A.A. 28/9 L 8 4/38

3 Perchè esiste il clock?! ove il cancello viene inserito, si sincronizza l attività di elaborazione " Indispensabile per sincronizzare il funzionamento delle varie componenti nelle architetture complesse. " Altrimenti i cammini critici renderebbero il funzionamento del circuito sempre più casuale.! Cancelli = Barriere di sincronizzazione tra circuiti " Memorizzano l ingresso ad un certo istante # registri " Lo mantengono stabile in uscita, per un certo periodo # orologio in comune! Presenza di registri # circuiti sequenziali (con memoria)! Orologio in comune # circuiti sincroni A.A. 28/9 L 8 5/38 Circuiti sincroni e asincroni! Architettura sincrona: l elaborazione e propagazione dei segnali è scandita da un orologio comune a tutto il circuito (clock) " Il Clock regola l attività dei cancelli " Il circuito ha il tempo di stabilizzarsi (transitori critici) fino al successivo impulso di Clock! Architettura asincrona: l elaborazione e propagazione dei segnali avviene in modo incontrollato, secondo le velocità di reazione dei circuiti " Non ci sono cancelli " Non devo mai aspettare l impulso di clock! massima velocità! Progettazione sincrona " il controllo dei transitori/cammini critici è limitato alla parte di circuito tra due cancelli (porte di sincronizzazione)! Progettazione asincrona " evo progettare il circuito in modo che nessun transitorio/cammino critico causi problemi! analisi di tutti i transitori critici possibili. " Eccezioni: RANSPUER (INMOS, UK) " Architettura di calcolatore con CPU asincrona " Complessità enorme, sia di progettazione che di programmazione! progetto abbandonato. A.A. 28/9 L 8 6/38

4 Clock clock(t) V H ampiezza (V) clock(t) Oscillatore (quarzo) V L t (sec)! Periodo: [s] durata di ciclo (secondi)! Frequenza: f [Hz]=[s ] numero di cicli al secondo = /f! empo di salita e discesa trascurabile, rispetto al periodo. A.A. 28/9 L 8 7/38 Utilizzo del clock Livello basso Livello alto Fronte di discesa Fronte di salita! Metodologia sensibile ai livelli: " Le variazioni di stato avvengono quando il clock è alto (basso). La parte bassa (alta) del ciclo di clock permette la propagazione tra sottocircuiti, così che i segnali si siano stabilizzati quando il clock cambia livello.! Metodologia sensibile ai fronti: " Le variazioni di stato avvengono in corrispondenza di un fronte di clock (salita o discesa). A.A. 28/9 L 8 8/38

5 Sommario! Il clock. Circuiti sincroni.! Circuiti sequenziali. Bistabili. " Latch asincroni " Latch sincroni: tipo SR, tipo " Flip-flop A.A. 28/9 L 8 9/38 Circuiti sequenziali! Circuiti combinatori = circuiti senza memoria " Gli output al tempo t dipendono unicamente dagli input al tempo t Uscita = f ( Ingresso ) " Per consentire ad un dispositivo di mantenere le informazioni, sono necessari circuiti con memoria " Esempio: distributore automatico! eve ricordare quante e quali monete sono state inserite! eve comportarsi tenendo conto non solo delle monete inserite attualmente (ingresso) ma anche di quelle inserite in precedenza (storia passata)! Circuiti sequenziali = circuiti con memoria (stato) " La memoria contiene lo stato del sistema: Uscita = f ( Ingresso, Stato ) A.A. 28/9 L 8 /38

6 Latch & Bistabili! Elemento cardine dei circuiti sequenziali è lo stato " Lo stato riassume il funzionamento negli istanti precedenti e deve essere immagazzinato (memorizzato) " Necessità della memoria (bistabili! registri! memorie)! Elemento base della memoria è il bistabile " dispositivo in grado di mantenere indefinitamente il valore di input " Il suo valore di uscita coincide con lo stato " Memoria: insieme di bistabili (bistabili! registri! memorie)! ipologie di bistabile " Bistabili non temporizzati (asincroni) / temporizzati (sincroni). " Bistabili (sincroni) che commutano sul livello (latch) o sul fronte (flip-flop) A.A. 28/9 L 8 /38 Latch Set-Clear (SR) asincrono A B Porta NOR A + B! Il ritardo!" introdotto dalla porta NOR è alla base del funzionamento di un bistabile.! Una coppia di porte NOR retroazionate può memorizzare un bit! Latch SC A.A. 28/9 L 8 2/38

7 Funzionamento del Latch SC (SR) Latch SC! Funzionamento: " Set: C =, S!! (~! ) " Reset: S =, C!! (~! ) " Comportamenti anomali: " S =, C:! =~= (anomalia) A.A. 28/9 L 8 3/38 abella delle transizioni! abella delle transizioni: * = f(,i) = f(,s,c) " : valore dell uscita attuale: stato corrente " *: uscita al tempo successivo: stato prossimo * SC = SC = SC = SC = * = Clear / Reset SE A.A. 28/9 L 8 4/38

8 abella delle transizioni! abella delle transizioni f : * = f ( I, ) S C * SC = = SC= SC= SC= SC=! Considerando lo stato come ingresso ottengo la tabella delle verità di *: A.A. 28/9 L 8 5/38 abella delle eccitazioni! ata la transizione:! *, qual è la configurazione di valori di ingresso che la determina?! abella delle eccitazioni h: # * = h( I ) * S C! Per il Latch SR:! * = h( S,C ) A.A. 28/9 L 8 6/38

9 Sommario! Il clock. Circuiti sincroni.! Circuiti sequenziali. Bistabili. " Latch asincroni " Latch sincroni: tipo SR, tipo " Flip-flop A.A. 28/9 L 8 7/38 Latch SR sincrono Struttura:! Latch SR + Porte AN tra il clock e gli ingressi. " Solo quando il clock è alto i cancelli (porte AN) fanno passare gli input! LACH " $%& # " $%& # A.A. 28/9 L 8 8/38

10 Sintesi della funzione logica S R * abella delle transizioni: *= f(s,r,,) SR = SR = SR = SR = * = SR + SR + SR + SR + SR + SR + ( = +SR + SR) = = R + R + R + S = ( ) = + R + S clock alto! * = ~R + ~S clock basso! * = (status quo) A.A. 28/9 L 8 9/38 Analisi della funzione logica sintetizzata * = + ( R + S) = $ * = R + S : # Set : S "! Reset : S =, R = =, R = * = + = * = + = " $%& # A.A. 28/9 L 8 2/38

11 Latch sincrono! LACH sincrono: " Memorizza il valore presente all ingresso dati quando il clock è alto if = then *= else *= $%& )*+ ( -Latch A.A. 28/9 L 8 2/38 Comportamento del Latch! Clock BASSO: " L uscita rimane bloccata sull ultimo valore assunto! Clock ALO: " L uscita insegue l ingresso (con 3!" di ritardo) $%& ( A.A. 28/9 L 8 22/38

12 La struttura del latch _ basso alto 2t t A.A. 28/9 L 8 23/38 abella delle transizioni! alla tabella delle transizioni * = f(,,) calcolo la corrispondente funzione logica: abella delle transizioni * = + Funzione logica: * = Clock alto:! * = (input) Clock basso! * = (status quo) = A.A. 28/9 L 8 24/38

13 Sommario! Il clock. Circuiti sincroni.! Circuiti sequenziali. Bistabili. " Latch asincroni " Latch sincroni: tipo SR, tipo " Flip-Flop A.A. 28/9 L 8 25/38 Latch: Bistabili level-sensitive! I latch sono dispositivi trasparenti: " Per tutto il tempo in cui il clock è attivo (alto), il valore di viene riportato in uscita: = : uscita collegata all ingresso! A noi interessa memorizzare l informazione in un determinato istante $%& if = ( then else *= *= A.A. 28/9 L 8 26/38

14 Problemi con i latch sincroni! Registro a scorrimento (shift register) " Un unico ingresso I e un unica uscita U " In presenza di segnale attivo (clock alto), il contenuto deve essere spostato verso destra di una posizione! Realizzazione mediante bistabili LACH: " Funziona? I = 2 2 = = = U A.A. 28/9 L 8 27/38 Shift register con i latch I = 2 2 = = = U $%&, -. / 2 A.A. 28/9!t!t!t L 8 28/38

15 Bistabili edge sensitive : i Flip-Flop! ispositivi attivi sul fronte del clock (edge sensitive): " il loro stato (uscita) può commutare solo in corrispondenza del fronte di salita o di discesa del clock. Bistabile tipo Configurazione Master-Slave master Master master = slave Slave slave master Flip-Flop tipo A.A. 28/9 L 8 29/38 Flip-flop: struttura master slave! FLIP (clock ALO): L ingresso viene memorizzato nel latch MASER " L ingresso è aperto, ma l uscita è bloccata! FLOP (clock BASSO): l uscita stabile del latch MASER viene propagato al latch SLAVE " L ingresso è bloccato, l uscita è stabile. m = s m m = s m A.A. 28/9 L 8 3/38

16 Funzionamento: FLIP = m = s m m Flip m = s m m t A.A. 28/9 L 8 3/38 Funzionamento: FLOP = m = s m m m = s Flop m m t A.A. 28/9 L 8 32/38

17 Funzionamento dei Flip-Flop! Fronte di SALIA FLIP " Attivato lo stadio MASER " Memorizzato il dato sull ingresso:! SAO " Uscita invariata Cancello ingresso aperto, cancello uscita chiuso! Fronte di ISCESA FLOP " Attivato stadio SLAVE " Presenta il dato memorizzato in uscita: SAO! " Ingresso isolato Cancello ingresso chiuso, cancello uscita aperto A.A. 28/9 L 8 33/38 Sincronizzazione mediante flip-flop! I cancelli devono disaccoppiare i diversi sottosistemi logici " raccogliere i segnali, senza farli passare, e rilanciarli ad un determinato istante " Cancello doppio: ingresso e uscita " Mai aperti contemporaneamente! Cancelli = registri costituiti da gruppi di flip-flop A.A. 28/9 L 8 34/38

18 Registri! Registro a N bit: N Flip-flop tipo SCRIURA: " L impulso di memorizza i dati sugli ingressi LEURA: " I dati memorizzati sono presenti sulle uscite A.A. 28/9 L 8 35/38 Struttura di architetture sincrone Logica,3 Out combinatoria flip-flop flip-flop flip-flop flip-flop $%& Cancello! Circuito combinatorio! Cancello! Sincronizzazione: la logica combinatoria deve terminare la propria commutazione in tempo utile! imensionamento del periodo di clock : " La commutazione del clock deve avvenire dopo che la logica combinatoria abbia terminato tutte le commutazioni " Il tempo necessario alla logica combinatoria per commutare dipende dal cammino critico A.A. 28/9 L 8 36/38

19 imensionamento clock: set-up, hold,3 Logica combinatoria O ut flip-flop flip-flop $%&! empo di set-up: tempo minimo per cui deve rimanere stabile l input prima del fronte di clock.! empo di hold: tempo minimo per cui deve rimanere stabile l input dopo il fronte di clock " solitamente trascurabile empo di set-up empo di hold t t setup t hold A.A. 28/9 L 8 37/38 imensionamento clock: propagazione, skew! empo di propagazione: è il tempo necessario per propagare il segnale dall uscita slave alla logica combinatoria: t prop " maggiore del tempo di hold t h! empo di skew: ritardo massimo del clock t sk empo di set-up empo di hold empo di propagazione: t p > t h t t setup t hold t p clock > k * (t h + t prop + t sk + t setup ) A.A. 28/9 L 8 38/38