Corso di Architettura
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- Adelmo Testa
- 7 anni fa
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1 Corso di Architettura La memoria (1)
2 Cosa faremo Definizione di memoria Indirizzamento, Allineamento Gerarchie di Memoria Direct-Mapped Cache Tipi di Cache-Misses Un bell esempio (2)
3 Cosa è? Una sequenza di bit Bit: contiene o od 1 (realizzato, ad esempio, con un flip-flop) Come faccio a trovare le informazioni (sequenze di bit) che cerco? Indirizzamento (3)
4 Indirizzamento: Byte vs. word (parola) Ogni parola di memoria ha un indirizzo, (se l avete fatto, simile all indice di un vettore) Memory[], Memory[1], Memory[2], Chiamati gli indirizzi di una parola (4)
5 Indirizzamento: Byte vs. word Computers devono poter accedere ad 8-bit (bytes) e parole (4 bytes/word) le macchine odierne indirizzano la memoria al byte, quindi gli indirizzi delle parole differiscono di 4 Memory[], Memory[4], Memory[8], (5)
6 Allineamento Il MIPS richiede che gli indirizzi delle parole siano tutti multipli di 4 Allineata Non Allineata Byte nelle Word Chiamato Allineamento: gli oggetti devono avere indirizzi che sono multipli della loro grandezza. (6)
7 Quindi La memoria è una sequenza di byte Quanti? In generale si decide quanti se ne possono indirizzare, nel MIPS si decide di avere indirizzi di 2 32 byte. Cosa è un indirizzo? Facile: un numero Che tipo di numero? Anche se sembra molto abbiamo problemi (7)
8 Gerarchie di memoria (1/4) Processore esegue programmi la sua velocità è dell ordine dei nanosecondi o picosecondi ha bisogno di trovare in memoria i programmi ed i dati: dove sono? Dischi Capacità GIGANTESCA (potremmo considerarla illimitata) Molto LENTI: millisecondi Come passiamo da millisecondi a nanosecondi? (8)
9 Gerarchie di memoria (2/4) Memoria (DRAM) più piccola del disco (capacità limitata) contiene un sottoinsieme dei dati contenuti nel disco: sostanzialmente la porzione del programma che viene eseguita più veloce del disco: gli accessi alla memoria rallentano il processore meno che nel caso del disco Problema: la memoria è ancora troppo lenta (centinaia di nanosecondi) Soluzione: aggiungiamo strati (caches) (9)
10 Gerarchie di memoria (3/4) Processore alta Livelli nella gerarchia bassa Livello 1 Livello 2 Livello 3... Livello n Aumenta la distanza dal Processore diminuisce la velocità Grandezza della memoria ad ogni livello Come si scende di livello aumenta la latenza (ritardo) e diminuisce il prezzo del bit (1)
11 Gerarchie di memoria (4/4) Tiriamo le somme più il livello è vicino al processore più è piccolo più è veloce Contiene un sottoinsieme dei dati del livello sottostante (di solito quelli usati più recentemente) Contiene tutti i dati contenuti nei livelli soprastanti Il livello più basso (il disco) contiene tutti i dati (11)
12 Gerarchie di memoria Computer Processor (active) Control ( brain ) Datapath ( brawn ) Memory (passive) (where programs, data live when running) Devices Input Output Keyboard, Mouse Disk, Network Display, Printer Fine: accesso rapido a grandi quantità di memoria da parte del processore (12)
13 Analogia (per le gerarchie di memoria): Biblioteca (1/2) (13) State scrivendo una relazione (siete il processore) La biblioteca è il disco Sostanzialmente senza limiti Per trovare il libro che serve ci mettete del tempo (lenta) Il tavolo dove studiate è la memoria Ha meno posto : se il tavolo è pieno dovete restituire un libro Trovare il libro da usare è molto più veloce, se l avete già sul tavolo
14 Analogia (per le gerarchie di memoria): Biblioteca (2/2) I libri aperti sul tavolo sono la cache Capacità ancora più piccola: si possono avere pochi libri aperti sul tavolo quando sono troppi bisogna chiuderne uno Molto più veloce nel recuperare i dati Si vuole creare un illusione: l intera biblioteca aperta sul tavolo. Due idee (semplici) Tenere aperti sul tavolo i libri usati più recentemente (e il più a lungo possibile è probabile doverli riutillizzare) Tenere i libri sul tavolo il più a lungo possibile restituirli fa perdere tempo (14)
15 Le basi per la gerarchia di memoria Il disco contiene tutto Quando il Processore ha bisogno di qualche cosa, la mette in tutti i livelli di memoria sottostanti La Cache contiene le copie dei dati che vengono correntemente usati La Memoria contiene le copie dei dati del disco che vengono usati. Ci basiamo sulla Località temporale: se usiamo una cosa ora, è probabile che la riuseremo tra poco (15)
16 Progettazione della Cache Come organizziamo la cache? Noi conosciamo indirizzi di memoria dove vanno a finire nella cache? (la cache è un sottoinsieme della memoria vari indirizzi di memoria vanno a finire nello stesso punto [locazione] della cache) Come facciamo a sapere quali elementi sono nella cache? E come li troviamo? (16)
17 Direct-Mapped Cache (1/2) In una direct-mapped cache, ogni indirizzo di memoria address è associato ad un blocco nella cache Quindi basta che guardiamo in quella locazione nella cache per sapere se il dato c è nella cache Il Blocco è l unità di trasferimento tra memoria e cache (17)
18 (18) Direct-Mapped Cache (2/2) Indirizzi di memoria A B C D E F Memoria Indici Cache Byte Direct Mapped Cache La locazione nella Cache può essere occupata da dati che arrivano da : locazioni di Memoria, 4, 8, In generale: ogni locazione di memoria che è multiplo di 4
19 Problemi con la Direct-Mapped Cache 1 dato che vari indirizzi di memoria vanno a finire sullo stesso indice della cache, come facciamo a dire quale c è? 2 cosa succede se abbiamo blocchi > 1 byte? Soluzione: dividiamo gli indirizzi di memoria in tre campi: ttttttttttttttttt iiiiiiiiii oooo Controlla se c è il blocco corretto tag Indice offset Indice all interno della cache Byte all interno del blocco (19)
20 Terminologia della Direct-Mapped Cache Tutti i campi vanno intesi come numeri senza segno (non in complemento a 2). Indice: specifica l indice nella cache (in quale riga dobbiamo guardare) Offset: una volta trovato il blocco corretto, l offset specifica il byte all interno del blocco che vogliamo Tag: gli altri bit rimanenti servono a distinguere tra i vari indirizzi di memoria che vanno a finire sullo stesso blocco (2)
21 Esempio sulla Direct-Mapped Cache (1/3) Supponiamo di avere una 16KB directmapped cache con blocchi di 4 word. Determiniamo le dimensioni del tag, indice e offset se usiamo un architettura a 32-bit. Offset Serve a specificare il byte nel blocco Un blocco contiene 4 parole = 16 bytes = 2 4 bytes Abbiamo bisogno di 4 bits per specificare il byte corretto (21)
22 Esempio sulla Direct-Mapped Cache (2/3) Indice Spefica la riga corretta nella cache cache contiene 16 KB = 2 14 bytes Un blocco contiene 2 4 bytes (4 words) # righe della cache = # blocchi della cache (dato che c è una riga per blocco) la cache ha 2 14 bytes = 2 14 bytes/2 4 bytes = 2 1 righe Abbiamo bisogno di 1 bits per le righe (indici) (22)
23 Esempio sulla Direct-Mapped Cache (3/3) Tag Usiamo i bit restanti come tag Lunghezza del tag = lung. ind. mem - offset - Indice = bits = 18 bits Quindi il tag è formato dai 18 bit più a sinistra dell indirizzo di memoria (23)
24 (24) Accedere ai dati in una direct mapped cache Esempio: 16KB, direct-mapped, blocchi da 4 parole abbiamo 4 indirizzi x14, x1c, x34, x814 I contenuti sono sulla destra: La gerarchia ha solo due livelli: cache e memoria Memoria indirizzo (hex) Contenuto della Parola a b c d C C C e f g h i j k l
25 Accedere ai dati in una direct mapped cache 4 indirizzi: x14, x1c, x34, x814 4 indirizzi divisi nei campi Tag, Indice e Byte Offset Tag Indice Offset (25)
26 (26) Accedere ai dati in una direct mapped cache Accediamo a qualche dato nella cache 16KB, direct-mapped, blocchi di 4 parole Ci sono 3 tipi di eventi: cache miss: non c è niente nella cache nel blocco, recuperare dalla memoria cache hit: il blocco nella cache è Valido e contiene l indirizzo corretto, si può leggere la parola desiderata cache miss, rimpiazzamento del blocco: il dato sbagliato è nella cache nel blocco appropriato, va rimosso e va recuperato il dato desiderato dalla memoria
27 16 KB Direct Mapped Cache, 16B blocks Bit di Validità: determina qualche cosa è stato memorizzato nel blocco (quando accendiamo il computer, sono tutti non Validi) Valido Blocco Indice Tag x-3 x4-7 x8-b xc-f (27)
28 leggiamo x14 = Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f (28)
29 Dobbiamo leggere il blocco 1 (1) 1 1 Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f (29)
30 Non ci sono dati Validi 1 1 Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f (3)
31 Carichiamo il dato nella cache, inseriamo il tag e settiamo il bit Valido 1 1 Valido Tag Indice Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (31)
32 Leggiamo il dato dalla cache, che è una parola 1 1 Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (32)
33 Leggiamo il dato x1c = Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (33)
34 Il dato è Valido, il tag OK, leggiamo l offset e abbiamo la parola desiderata 1 11 Valido Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (34)
35 leggiamo x34 = Tag Indice Valido Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (35)
36 Leggiamo il blocco Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (36)
37 Dato non Valido 11 1 Tag Indice Valido Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d (37)
38 Come prima: caricare il blocco e leggere il dato 11 1 Tag Indice Offset Valido Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d e f g h (38)
39 leggiamo x814 = Tag Indice Valido Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d e f g h (39)
40 Dobbiamo leggere il blocco 1, il dato è Valido Tag Indice Valido Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d e f g h (4)
41 Ma nel Blocco 1 il Tag non coincide ( 2) Tag Indice Valido Offset Indice Tag x-3 x4-7 x8-b xc-f 1 1 a b c d e f g h (41)
42 Miss, rimpiazzare il blocco 1 con nuovi dati & tag Valido Tag Indice Offset Indice Tag x-3 x4-7 x8-b xc-f i j k l e f g h (42)
43 E accediamo al dato corretto Valido Tag Indice Offset Indice Tag x-3 x4-7 x8-b xc-f i j k l e f g h (43)
44 Vediamo altri esempi. Cosa accade? Dovete dire cosa succede alla Cache: (44) Hit, Miss, Miss con rimpiazzamento valori restituiti: a,b, c, d, e,, k, l indirizzo x3? 11 indirizzo x1c? 1 11 Cache Valido Indice Tag x-3 x4-7 x8-b xc-f i j k l e f g h
45 Risposte x3 hit (45) Indice = 3, Tag coincide, Offset =, valore = e x1c miss Indice = 1, Tag non coincide, rimpiazzare dalla memoria, Offset = xc, valore = d Quindi i valori sono: x3 = e x1c = d Memoria indirizzi valori c a b c d c c e f g h i j k l
46 Conclusioni Vorremmo avere dei dischi della stessa velocita del processore: non è per ora possibile (difficile che lo diventi) Creiamo una gerarchia di memorie: I livelli che si succedono contengono i dati usati più recentemente dei livelli sottostanti Località temporale e spaziale Risolvere i casi comuni in fretta, non preoccuparsi da subito delle eccezioni (principio usato molto nel MIPS) La località del riferimento è una bella Idea (46)
47 ripasso Meccanismo per il movimento transparente dei dati tra i livelli della gerarchia di memoria Insieme di indirizzi/valori indirizzi => Indice per un insieme di candidati comparare l indirizzo desiderato con il tag hit o miss - Caricare un nuovo blocco e valori collegati nelle miss indirizzi: tag Indice offset 1 11 Valido Tag x-3 x4-7 x8-b xc-f (47) a b c d
48 Altri problemi con le cache Ampiezza del blocco Tradeoff Tipi di Cache Misses Fully Associative Cache N-Way Associative Cache Politiche di rimpiazzamento dei blocchi (48)
49 Block Size Tradeoff (1/3) Benefits of Larger Block Size Spatial Locality: if we access a given word, we re likely to access other nearby words soon (Another Big Idea) Very applicable with Stored-Program Concept: if we execute a given instruction, it s likely that we ll execute the next few as well Works nicely in sequential array accesses too (49)
50 Block Size Tradeoff (2/3) Drawbacks of Larger Block Size Larger block size means larger miss penalty - on a miss, takes longer time to load a new block from next level If block size is too big relative to cache size, then there are too few blocks - Result: miss rate goes up In general, minimize Average Access Time = Hit Time + Miss Penalty x Miss Rate (5)
51 Block Size Tradeoff (3/3) Hit Time = time to find and retrieve data from current level cache Miss Penalty = average time to retrieve data on a current level miss (includes the possibility of misses on successive levels of memory hierarchy) Hit Rate = % of requests that are found in current level cache Miss Rate = 1 - Hit Rate (51)
52 Block Size Tradeoff Conclusions Miss Penalty Block Size Miss Rate Exploits Spatial Locality Block Size Fewer blocks: compromises temporal locality Average Access Time Increased Miss Penalty & Miss Rate Block Size (52)
53 Types of Cache Misses (1/2) Compulsory Misses occur when a program is first started cache does not contain any of that program s data yet, so misses are bound to occur can t be avoided easily, so won t focus on these in this course (53)
54 Types of Cache Misses (2/2) Conflict Misses miss that occurs because two distinct memory addresses map to the same cache location two blocks (which happen to map to the same location) can keep overwriting each other big problem in direct-mapped caches how do we lessen the effect of these? (54)
55 Dealing with Conflict Misses Solution 1: Make the cache size bigger relatively expensive Solution 2: Multiple distinct blocks can fit in the same Cache Index? (55)
56 Fully Associative Cache (1/3) Memory address fields: Tag: same as before Offset: same as before Index: non-existant What does this mean? any block can go anywhere in the cache must compare with all tags in entire cache to see if data is there (56)
57 Fully Associative Cache (2/3) Fully Associative Cache (e.g., 32 B block) compare tags in parallel 31 Cache Tag (27 bits long) 4 Byte Offset = = = : = = Cache Tag : Valid Cache Data B 31 B 1 B : : : (57)
58 Fully Associative Cache (3/3) Benefit of Fully Assoc Cache no Conflict Misses (since data can go anywhere) Drawbacks of Fully Assoc Cache need hardware comparator for every single entry: if we have a 64KB of data in cache with 4B entries, we need 16K comparators: very expensive Small fully associative cache may be feasible (58)
59 Third Type of Cache Miss Capacity Misses miss that occurs because the cache has a limited size miss that would not occur if we increase the size of the cache sketchy definition, so just get the general idea This is the primary type of miss for Fully Associate caches. (59)
60 N-Way Set Associative Cache (1/4) Memory address fields: Tag: same as before Offset: same as before Index: points us to the correct row (called a set in this case) So what s the difference? each set contains multiple blocks once we ve found correct set, must compare with all tags in that set to find our data (6)
61 N-Way Set Associative Cache (2/4) Summary: cache is direct-mapped with respect to sets each set is fully associative basically N direct-mapped caches working in parallel: each has its own valid bit and data (61)
62 N-Way Set Associative Cache (3/4) Given memory address: Find correct set using Index value. Compare Tag with all Tag values in the determined set. If a match occurs, it s a hit, otherwise a miss. Finally, use the offset field as usual to find the desired data within the desired block. (62)
63 N-Way Set Associative Cache (4/4) What s so great about this? even a 2-way set assoc cache avoids a lot of conflict misses hardware cost isn t that bad: only need N comparators In fact, for a cache with M blocks, it s Direct-Mapped if it s 1-way set assoc it s Fully Assoc if it s M-way set assoc so these two are just special cases of the more general set associative design (63)
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