Manufacturing Process

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1 Manufacturing Process General info Date esami: Giugno Generalmente /3 appelli Luglio Settembre/Ottobre (1/ appelli) Dicembre-Febbraio ( appelli) 5/6 appelli Sito per le slide o il materiale delle esercitazioni: Nella sezione materiali trovate le esercitazioni e nella sezione Appelli le date dei compiti, le soluzioni e informazioni per la registrazione Tutor del corso: ing. Elisabetta Farella. Per contattare il tutor: tutorcedla@gmail.com 1

2 The MOS Transistor Gate Oxyde Gate Source Polysilicon Drain Field-Oxyde n+ n+ (SiO ) Symbolic representation p-substrate p+ stopper Bulk Contact CROSS-SECTION of NMOS Transistor Polysilicon Aluminum 3D view Video MOSFET transistor Cross-Section of CMOS Technology A Modern CMOS Process Dual-well approach

3 Circuit Under Design Symbolic representation V DD V DD M M4 V in V out V out M1 M3 Its Layout View The Manufacturing Process 3

4 The Silicon Wafer Molten Silicon Bath and Czochralski method Single-crystal ingot Sliced wafers Seed crystal Diamond saw Important metric: defect density of the base material cm diameters, 1mm thickness Doping: x10 1 impurities/m 3 :00 4:15 Background - Perchè Silicio monocristallino? Intrinseco o drogato: a seconda di come viene preparato può agevolare o ostacolare la conduzione Monocristallino: cristallo singolo, reticolo cristallino continuo, ordinato, senza interruzioni. I bordi di grano favoriscono imperfezioni, impurezze e difetti cristallini = alteraz. proprietà elettroniche locali del materiale problemi funzionalità e affidabilità dispositivi. Costi industrialmente accettabili Bordo di grano Minor conduttività elettrica; forze di legame < risp. cristalliti; impurezze 4

5 Background - Drogaggio Aggiunta al semiconduttore puro ("intrinseco") di piccole percentuali di atomi di altro elemento per modificarne le proprietà elettroniche (es. Aumento della conducibilità) Il drogaggio può essere n o p, rispettivamente se l'atomo drogante ha un elettrone in più o in meno (vacanza/lacuna) di quelli che servono per soddisfare i legami del reticolo cristallino Ho quindi delle particelle cariche + o - che si possono spostare all'interno del semiconduttore. Unità di misura in atomi/cm³ e sono generalmente basse per modificare solo le proprietà elettriche e non chimiche del materiale. Silicio, atomi tetravalenti. Quindi il drogaggio di tipo n con fosforo o arsenico, p con boro 5

6 Processo Czochralski Crescita di lingotti di Silicio cilindrici per ottenere substrato monocristallino (omogeneo, continuo, privo di difetti) in un crogiuolo. Sollevamento verticale e contemporaneamente rotazione antioraria (~1mm/min), di un seme monocristallino di silicio (orientazione nota). Seme nel fuso, in parte fonde, in parte agglomera, sollevandosi, Si fuso che si solidifica (all interfaccia solido-liquido) orientandosi secondo il reticolo del seme e generando monocristallo. Importante controllare temperatura, assenza vibrazioni, purezza atmosfera camera (Argon), velocità di estrazione The Silicon Wafer Molten Silicon Bath and Czochralski method Single-crystal ingot Sliced wafers Seed crystal Diamond saw Important metric: defect density of the base material cm diameters, 1mm thickness Doping: x10 1 impurities/m 3 Video creazione lingotto + taglio 6

7 Clean Rooms - eliminare il nemico Video Intel + inizio FBK abbigliamento Photolithography 1. Oxidation layering. Photoresist coating 3. Stepper exposure 4. Photoresist development and bake 5. Acid Etching 6. Spin, rinse, and dry 7. Various process steps 8. Photoresist removal (or ashing) 7

8 Photo-Lithographic Process Typical operations in a single photolithographic cycle. oxidation Optical mask Photoresist removal (ashing) photoresist coating stepper exposure Process step spin, rinse, dry Photoresist development acid etch Example: Patterning of SiO Done in parallel on the entire wafer Si-substrate (a) Silicon base material Si-substrate (b) After oxidation and deposition of negative photoresist Si-substrate Photoresist SiO UV-light Patterned optical mask Exposed resist Si-substrate Si-substrate Si-substrate Chemical or plasma etch Hardened resist SiO (d) After development and etching of resist, chemical or plasma etch of SiO (e) After etching Hardened resist SiO SiO (c) Stepper exposure (f) Final result after removal of resist Scaling is getting mask-based steps more and more challenging 8

9 Recurring processing step (1) DIFFUSION and ION IMPLANTATION Doping recurs many times. Two approaches: DIFFUSION IMPLANTATION: wafers in quartz tube in a heated furnace ( C); dopants in gas diffuse in the exposed surface vertically and horizontally. more dopants on the surface than deeper in the material ION IMPLANTATION (+ annealing): dopants introduced by directing a beam of purified ions over semiconductor surface. Ions accelerations deepness of penetration; Beam current and exposure time dosage. lattice damage. Repair by ANNEALING step (heating based) A wafer handling tray in ion implantation The magnets used to control the ion beam Diffusion furnace Recurring processing step () DEPOSITION Repetitively, material is deposited over the wafer (buffering, insulating, etc.). Different techniques depending on materials Chemical vapor deposition (CVD): gas-phase reaction with energy supplied by heat (850 C). Ex. Si 3 N 4 Chemical deposition: Silane gas over heated wafer coated with SiO = Polysilicon non-crystalline amorphous material Sputtering for Alluminium interconnect layers. Alluminium evaporated in vacuum, heated by electronbeam or ion-beam bombarding. etc. 9

10 Recurring processing step (3) ETCHING To selectively form patterns (wires, contact holes) Wet etching use of acid or basic solutions Dry or plasma etching well defined directionality (sharp vertical contours) PLANARIZATION To ensure a flat surface a chemical-mechanical planarization (CMP) step is included before deposition of extra-metal layer on top of insulating SiO Example: single transistor process Video Processo simulato Riprendiamo passo passo (video): Crescita di altro Silicio su cui disegnare il transistor Crescita dell ossido Yellow room processi per applicare il foto-resist (sensibile alla luce ma non a quella gialla) uso di maschere disegnate dagli ingegneri Impiantatori ionici per sparare atomi nelle zone non protette dal resist e drogarle pos o neg Etching rimuovere il resist e il materiale che non serve (via attacco acido o dry) Metallizzazione Visual inspection + test elettrico Marcatura chip difettosi Taglio dei chip video 10

11 CMOS Process at a Glance Define active areas Etch and fill trenches Implant well regions Deposit and pattern polysilicon layer Implant source and drain regions and substrate contacts Create contact and via windows Deposit and pattern metal layers CMOS Process Walk-Through p-epi p+ (a) Base material: p+ substrate with p-epi layer p-epi p+ SiN 3 4 SiO (b) After deposition of gate-oxide and sacrificial nitride (acts as a buffer layer) p+ (c) After plasma etch of insulating trenches using the inverse of the active area mask 11

12 CMOS Process Walk-Through SiO (d) After trench filling, CMP planarization, and removal of sacrificial nitride n (e) After n-well and V Tp adjust implants p (f) After p-well and V Tn adjust implants CMOS Process Walk-Through poly(silicon) (g) After polysilicon deposition and etch n+ p+ (h) After n+ source/drain and p+source/drain implants. These steps also dope the polysilicon. SiO (i) After deposition of SiO insulator and contact hole etch. 1

13 CMOS Process Walk-Through Al (j) After deposition and patterning of first Al layer. Al SiO (k) After deposition of SiO insulator, etching of via s, deposition and patterning of second layer of Al. Advanced Metallization 13

14 Advanced Metallization Design Rules 14

15 3D Perspective Polysilicon Aluminum Design Rules Interface between designer and process engineer The designer likes small, performing, high density The process engineer likes yield, repeatability Guidelines for constructing process masks Limits on size, distances among structures in a mask Unit dimension: Minimum line width scalable design rules: lambda parameter absolute dimensions (micron rules) 15

16 CMOS Process Layers Layer Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal Contact To Poly Contact To Diffusion Via Color Yellow Green Green Red Blue Magenta Black Black Black Representation Il layer traduce il concetto di maschera Layout = insieme di poligoni ciascuno appartenente ad un certo layer La funzionalità del circuito dipende dalla combinazione dei layer e dalla sovrapposizione di oggetti su layer diversi Layers in 0.5 m CMOS process 16

17 Intra-Layer Design Rules Well Active Select Same Potential or 6 3 Different Potential 9 Contact or Via Hole Polysilicon Metal1 Metal Le regole intra-layer definiscono le minime dimensioni 3 e distanze fra oggetti appartenenti allo stesso layer Ciascun layer ha un diverso insieme di dimensioni e distanze in μm Le regole inter-layer definiscono le distanze fra oggetti su più layer maggior complessità Transistor Layout Regione attiva Transistor 1 PolySilicon Tutte quelle indicate sono distanze minime da rispettare: lunghezza di canale (dim minima del poly), largezza minima (dim minima della zona attiva), la distanza fra area attiva e bordo well, sporgenza del poly oltre zona attiva e vcvs

18 Vias and Contacts Via: connette due piste di metallo in layer adiacenti Contatto: connette una zona attiva o il poly con pista di metallo 1 Metal to Active Contact 1 Via 1 Metal to Poly Contact Select Layer Select Maschera di Select, inverte il tipo di drogaggio della porzione attiva selezionata. Formo 1 contatto ohmico ad es. fra pista metal e substrato di un tipo (es.p) creando una diffusione es p+ 5 Substrate Well Contatti di well e di substrato a tensione di alimentazione e massa. Per evitare resistenza troppo elevata tra contatto di un substrato e massa ed evitare fenomeni distruttivi è bene disegnare numerosi contatti 18

19 CMOS Inverter Layout GND In V DD A A Out (a) Layout A A n p-substrate Field n + p + Oxide (b) Cross-Section along A-A Layout Editor 19

20 Design Rule Checker poly_not_fet to all_diff minimum spacing = 0.14 um. Sticks Diagram V DD 3 In 1 Out Dimensionless layout entities Only topology is important Final layout generated by compaction program GND Stick diagram of inverter 0

21 Packaging Packaging Requirements Electrical: Low parasitics Mechanical: Reliable and robust Thermal: Efficient heat removal Economical: Cheap Size: small 1

22 Bonding Techniques Wire Bonding Substrate Die Pad Lead Frame Tape-Automated Bonding (TAB) Sprocket hole Film + Pattern Solder Bump Test pads Lead frame Polymer film Die Substrate (b) Die attachment using solder bumps. (a) Polymer Tape with imprinted wiring pattern.

23 Flip-Chip Bonding Die Solder bumps Interconnect layers Substrate Package-to-Board Interconnect (a) Through-Hole Mounting (b) Surface Mount (SMD) (c) Ball Grid Array 3

24 Package Types Chip senza copertura Dual-in-line LLC leadless carrier QFP (quad flat pack) Pin-grid-array SOP small outline PLCC plastic lead chip carrier Package Parameters 4

25 Multi-Chip Modules 5