Introduzione al VHDL. Alcuni concetti introduttivi

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1 Introduzione al VHDL Alcuni concetti introduttivi

2 Riferimenti The VHDL Cookbook, Peter J. Ashenden, Reperibile nel sito: The VHDL Made Easy, David Pellerin, Douglas Taylor, Prentice Hall, 1997 Reperibile in Biblioteca Centrale

3 VHDL VHSIC HARDWARE DESCRIPTION LANGUAGE VHSIC Very High Speed Integer Circuits

4 Caratteristica Principale Serve a descrivere circuiti harware Caratteristica fondamentale: Concorrenza Cosi come blocchi (circuiti) fisici possono operare in parallelo anche in VHDL pezzi di codice sono simulati come se lavorassero contemporanemente

5 VHDL Event-Driven I compilatori/simulatori VHDL sono Event- Driven Ogni volta che cambia un valore di un segnale interno del codice vengono attivati tutti i blocchi (in cui opera tale segnale) in modo concorrente

6 Struttura di un file VHDL library ieee; use ieee.std_logic_1164.all; Definizione Librerie entity nome_circuito is port ( ingr : in tipo_ingresso; usci : out tipo_uscita; IN_OUT1 : inout tipo_inout); end nome_circuito ; ENTITY architecture tipo_arch of nome_circuito is constant : tipo_costante; signal : tipo_signal; -- COMMENTO ARCHITECTURE begin... end tipo_arch;

7 LIBRERIE Utilizziamo SEMPRE la libreria IEEE con il package std_logic_1164 (con use) Esempio: library ieee; use ieee.std_logic_1164.all; Altre librerie all uopo Esempio: library VIRTEX; use VIRTEX.all;

8 Libreria IEEE Con il package std_logic_1164 permette di utilizzare il tipo: std_logic Questo tipo descrive tutti i possibili valori che un segnale digitale puo assumere (esempio: 1, 0, Z ) Tipo std_logic Definisce segnali da 1 bit Tipo std_logic_vector(nbit-1 downto 0) Defisce un bus di segnali da nbit bit

9 ENTITY Serve a definire INTERFACCIA di un circuito Descrive le porte di: - in (solo ingresso) - out (solo uscita) - inout (ingresso/uscita) Useremo sempre porte di tipo STD_LOGIC (o STD_LOGIC_VECTOR)

10 ARCHITECTURE Descrive la FUNZIONALITA del circuito Due tipi di architecture: - behavioral descrizione comportamentale del circuito (cosa fa) - strucural descrizione tramite blocchi base (component) e di come sono connessi tra loro (come è fatto circuito)

11 Constant Sono dei valori sempre costanti Utilizzeremo anche per loro i tipi std_logic Esempio: constant uno : std_logic_vector(7 downto 0) :=(0 => 1, others => 0 ); constant due : std_logic_vector(3 downto 0) := 0010 constant flag : std_logic := 0 ; Ovvero: alla costante uno (bus di 8 bit) assegno al bit di peso 0 il valore 1 ed agli altri 0 Alla costante due assegno la stinga 0010 A flag assegno il valore 0

12 Signal Rappresentano i fili di connessione Se il loro valore logico non varia, mantengono il valore precedente Esempio: signal bus1 : std_logic_vector (31 downto 0); signal singolo : std_logic;

13 library ieee; use ieee.std_logic_1164.all; Esempio entity comparatore is port ( in1 : in std_logic_vector(3 downto 0); usci : out std_logic); end comparatore ; architecture behavioral of comparatore is constant zeri : std_logic_vector(3 downto 0):= (others => 0 ); signal temp : std_logic_vector(3 ; -- circuito comparatore tra ingresso e zero begin temp <= in1; comp: process (temp) -- vedremo dopo cosa è un process begin if (temp = zeri) then usci <= 1 ; else usci <= 0 ; end process comp; end behavioral;

14 Istantazione di blocchi già descritti In architecture di tipo structural si istanziano sotto-circuiti già descritti Per richiamare tali circuiti si utilizza il comando: component

15 Component Richiede la definizione del tipo di componente prima del begin dell architecture Dentro al begin si da un nome al componente e si definiscono le interconnessioni con blocchi vicini nel cosiddetto port map

16 library ieee; use ieee.std_logic_1164.all; Esempio entity circuito1 is port (entra : in std_logic_vector(3 downto 0); esci : out std_logic); end comparatore ; architecture structural of comparatore is component comparatore port ( in1 : in std_logic_vector(3 downto 0); usci : out std_logic); end component; signal temp : std_logic; begin compa:comparatore port map ( in1 => entra, usci => temp ); esci <= temp1 end structural;

17 La Concorrenza La caratteristica principale del VHDL è permettere la descrizioni concorrenti Questo si può fare istanziando dei component Si può anche fare, però, usando dei process

18 Process Il compilatore/simulatore VHDL sa che ad ogni evento che si verifica deve far partire in modo concorrente i vari blocchi di codice Tali blocchi sono quelli racchiusi dentro ad un process Un process è attivato se e solo se il segnale che è variato è racchiuso nella sua sensivity list

19 Esempio Process Si da un esempio di un process nome_process: process (sensivity list) begin... end process nome_process;

20 Tipi di Process Esistono 2 tipi fondamentali di process Process Combinatorio Serve a descrivere circuiti PURAMENTE combinatori (no clock) Process Sequenziali Serve a descrivere circuiti SEQUENZIALI (ovvero dove è presente un segnale di clock)

21 Tipi di process Sequenziali nella SENSIVITY LIST compaiono SOLO CLOCK e RESET ASINCRONO Combinatori nella SENSIVITY LIST compiono TUTTI i SEGNALI da ELABORARE

22 Esempio Process Sequenziale -- purpose: registro numero 1 -- type : sequential -- inputs : clk, reset, in_data -- outputs: scambio1 reg_1: process (clk, reset) begin -- process reg_1 if reset = '0' then -- asynchronous reset (active low) temp1 <= (others => '0'); elsif clk'event and clk = '1' then -- rising clock edge temp1 <= appoggio; end if; scambio1 <= temp1; end process reg_1;

23 Commento Nella Sensivity List ho solo clock e reset asincrono e non altri segnali Questo processo diventa attivo se e solo se o il clock o il reset subiscono variazioni Riconosco il fronte attivo (che è quello di salita) del clock tramite: clk'event and clk = '1'

24 Esempio Process Combinatorio MUX_TOBALLY: process (sel_r,from_pci) begin -- process MUX_TOBALLY if sel_r='0' then To_Bally <= from_pci; else To_Bally <= (others => '0'); end if; end process MUX_TOBALLY;

25 Commento La Sensivity List contiene 2 segnali che sono gli ingressi del process Sono questi 2 che, quando viene rivelata una loro variazione che scatenano l elaborazione del processo

26 Costrutti - if E utilizzato dentro un process if Condizione then elsif Condizione then else end if; Possono non Essere necessari

27 Costrutti - for E utilizzato dentro un process La variabile di conteggio viene istanziata direttamente nel ciclo for for variabile in val_iniziale to/downto val_finale loop... end loop;

28 Costrutto for generate Serve ad istanziare in modo automatico un numero n=(val_fin-val_iniz) di component Usato fuori da un process Sintassi: label: for variabile in val_iniz to/downto val_fin... end generate label;

library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio.

library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio. VHDL Linguaggio di descrizione dell'hardware VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits VHDL Processi Attivati da qualche segnale Assegnazioni concorrenti A

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