Legge di Moore (dal 1965 ) 1

Transcript

1 Testo di riferimento: appunti Le memorie dinamiche 01.c Classificazione Organizzazione Legge di Moore (dal 1965 ) 1 x2 ogni 18 mesi Scala logaritmica x1000 ogni 15 anni

2 Legge di Moore per la cella DRAM? Processor - DRAM Memory Gap µproc: 60%/yr. (2X/1.5yr) Performance Moore s Law CPU Processor-Memory Performance Gap: (grows 50% / year) Less Law? DRAM Year DRAM: 9%/yr. (2X/10 yrs) Come aumentare le prestazioni? 3 1. Aumentando il numero di bit per accesso (es.: con un bus dati da 64 bit si trasferiscono 8 byte per volta) svantaggi: aumentano le dimensioni, aumenta la corrente 2. Aumentando il grado di parallelismo interno delle operazioni (es. memory interleaving: con più banchi di memoria è possibile avviare un accesso ad un altro banco, prima che sia completato l accesso precedente) 3. Evitando di eseguire alcune delle operazioni (ad es. la selezione di una riga già selezionata)

3 Classificazione delle DRAM Interfaccia asincrona (DRAM standard ): il processore deve attendere, in uno stato idle, il completamento dell operazione in memoria. 4 Interfaccia sincrona (SDRAM): le operazioni sono in sincronia con clock del bus; con l'uso di opportuni latch si aumenta il parallelismo con la CPU (bus oltre i 66MHz). Interfaccia basata su protocollo (RDRAM): indirizzi e dati vengono trasmessi in parallelo con modalità pipelined sul medesimo bus. Interfaccia asincrona (DRAM) 5 In un interfaccia asincrona il processore attende il tempo necessario per il completamento di ciascuna operazione (invio di RAS dopo che l indirizzo di riga è stabile; invio di CAS dopo che l indirizzo di colonna è stabile; successivo trasferimento del dato). L attivazione di RAS trasferisce, in appositi latch dati, il contenuto di tutti i bit della riga selezionata. Se un ciclo di clock inizia prima che sia trascorso il tempo richiesto per l operazione, occorre attendere l inizio del successivo ciclo di clock per poter iniziare l operazione successiva. Tenendo presente questo vincolo, i tempi per il trasferimento di un dato sono indicati in termini di numero di cicli di clock.

4 Accesso per righe in una DRAM righe, 512 colonne, dati da 8 bit. indirizzo di riga indirizzo di colonna chip DRAM da 2 MB (16 Mbit) la selezione di una riga rende accessibili 512 byte Logica negata (si presta al wired-or O.C.).) 7 Y = A 1 B 1 A 2 B 2 A 3 B 3 (De Morgan) Y = A 1 B 1 + A 2 B 2 + A 3 B 3

5 Ciclo di lettura in una DRAM 1. Memorizza indirizzo di riga; legge la riga e la memorizza nei latch dati 2. Memorizza indirizzo di colonna 3. Refresh della riga (ricopia nella riga i bit dai latch dati) Clock Indirizzo RAS CAS Dout 4. Dato valido T 1 T 2 T 3 T 4 riga colonna t c t a T 5 T 6 T 7 5. Trasferimento del dato letto; fine del ciclo. dato riga 8 il ciclo di lettura t c (indicato anche con t RC ) è di 6 periodi di clock; il tempo di accesso t a (indicato anche con t RAC ) èdi 4periodi (tc>ta); con clock a 66 MHz (T c =15ns) si avrebbe: t c = 90 ns, t a = 60 ns; la velocità di una DRAM è spesso definita dal tempo di accesso t a. Ciclo di refresh in una DRAM 9 Clock T 1 T 2 T 3 T 4 T 5 T 6 Indirizzo riga 1. Memorizza indirizzo di riga; legge la riga e la memorizza nei latch dati 2. Refresh della riga (ricopia nella riga i bit dai latch dati) RAS

6 Ciclo di scrittura in una DRAM 10 Clock T 1 T 2 T 3 T 4 T 5 T 6 Indirizzo riga colonna riga 1. Memorizza indirizzo di riga; legge la riga e la RAS memorizza nei latch dati 2. Invio del dato Din dato 3. Write Enable WE 2. Memorizza indirizzo di colonna e modifica, nei CAS latch dati, il bit da scrivere 4. RAS alto: ricopia, dai latch dati, la riga modificata 5. CAS alto: termina il ciclo di scrittura Fast Page Mode (FPM) DRAM 11 È un esempio della strategia 3): sfrutta il fatto che accessi consecutivi spesso interessano colonne successive della stessa riga. RAS\ rimane attivo per un intero ciclo di riga (= pagina ): basta fornire l indirizzo di riga una sola volta all inizio dell accesso. Ogni ciclo di CAS\ include: impostazione dell indirizzo di colonna, attivazione di CAS\, attesa del dato in uscita, latch del dato, refresh, disattivazione di CAS\ (necessaria per segnalare il termine del ciclo). Timing: indica il numero di cicli di clock necessari per il primo accesso a un dato della riga, seguito da quelli per gli accessi ai dati successivi nella medesima riga. Valori tipici per FPM: o con celle da 70 ns o 60 ns (bus a 66 MHz).

7 Fast Page Mode: temporizzazioni t RCD = RAS to CAS delay = 3 T c t PC = page (CAS) cycle = 3 T c t PC t PC 12 timing: T c t RCD t CAC t RAC clock il primo dato della riga è disponibile con un ritardo (t RAC ) di 5 T c dopo RAS\ i dati successivi sono disponibili ogni 3 T c FPM: temporizzazioni in dettaglio 13

8 Extended Data Output (EDO) DRAM Vengono aggiunti dei latch dati che mantengono il dato appena letto, consentendo di anticipare la disattivazione di CAS\ e l invio dell indirizzo della colonna successiva. Si può così ridurre il periodo t PC del segnale CAS\ dopo il primo accesso: il segnale CAS\ rimane disattivato per il minimo intervallo di tempo. 14 Timing: o con celle da ns (bus a 66 MHz) EDO DRAM: temporizzazioni 15 t CAC = column access time t PC = page (CAS) cycle

9 EDO DRAM: temporizzazione in dettaglio 16 SIMM (Single In-line Memory Module) DRAM 4M x32-72 pin SIMM (Micron), chip 4Mx4 17 DRAM 8Mx32, chip 4Mx4 su entrambe le facce

10 SIMM - 2 4Mx32 DRAM - 72 pin SIMM (Micron) 18 Evoluzione dei moduli SIMM 30 pin, DB da 8 bit (primi anni 90) per fornire 16 bit alla volta (286, 386 SX) occorrevano 2 moduli giustapposti per fornire 32 bit alla volta (386 DX) occorrevano 4 moduli giustapposti pin, DB da 32 bit (metà anni 90) con l avvento del Pentium e del bus PCI per fornire 64 bit alla volta (Pentium) occorrevano 2 moduli giustapposti

11 Evoluzione dei moduli SIMM DIMM DIMM (Dual In-line Memory Module): una schedina su cui sono collocati i chip di memoria, caratterizzata da un bus dati da 64 bit; i moduli DIMM hanno ormai sostituito i moduli SIMM (Single In-Line Memory Module), nei quali il bus dati è da 32 bit; nei moduli SIMM (72 pin), i contatti sulle 2 facce della scheda sono uniti e formano un contatto unico; nei DIMM (168 pin), i contatti opposti sono elettricamente isolati e formano 2 contatti separati; le attuali DDR3 usano DIMM da 240 pin e DB da 128 bit ECC (Error Correction Codes): un chip in più contenente bit aggiuntivi per consentire la correzione di errori sui dati memorizzati. 20 Interfaccia sincrona (SDRAM) Dopo l accesso al primo dato di una riga, anziché attendere l invio degli indirizzi di colonna successivi, questi vengono generati internamente alla DRAM con semplici incrementi (burst counter). Le operazioni interne della DRAM sono strettamente regolate dal clock, che è l unico segnale di temporizzazione da fornire per i dati della riga successivi al primo. Più comandi possono essere accodati (pipelining): si ottengono così prestazioni migliori e si possono usare bus a frequenze più elevate. 21 Il tempo per l accesso al primo dato (SDRAM latency) è maggiore di quello per i dati successivi della stessa riga (CAS latency). SDRAM latency e CAS latency sono ancora espresse in numero di cicli di clock: (SDRAM Latency = 5, CAS Latency = 1). La CAS latency è determinata dal column access time t CAC. Le specifiche JEDEC prevedono valori di CAS latency pari a 1, 2, o 3.

12 JEDEC Synchronous DRAM (SDRAM) JEDEC = Joint Electron Devices Engineering Council (1958) Dal 1993 definisce i tipi base di DRAM sincrona. 22 Caratteristiche: interfaccia sincrona; architettura a banco multiplo: consente di avviare un accesso ad un altro banco, prima che sia completato l accesso precedente (su un banco diverso); burst mode. Una volta selezionata la riga, CS\, RAS\, CAS\, WE\ codificano il comando da eseguire (sincronizzato dal clock). Un registro programmabile di modo stabilisce: il tipo (sequential o interleaved) e le modalità di burst; la lunghezza del burst (1 bit, 2 bit, 4 bit, ); la CAS latency (1, 2 o 3). SDRAM: diagramma a blocchi 23

13 SDRAM: esempio di architettura interna 24 SDRAM 4Mb (512 KB) divisa internamente in 2 banchi 512x256x16 ind. di riga: 10 bit (A9 seleziona banco, A8..A0 512 righe) ind. di colonna: 8 bit (A7..A0 256 col) SDRAM: lettura SDRAM 25

14 SDRAM: comando READ 26 SDRAM: CAS latency 27

15 CAS latency: : determinazione All inizio di un ciclo di lettura burst viene impostato l indirizzo di riga e, nel successivo fronte di salita del clock, vengono attivati i segnali RAS\ e CS\. Ciò avvia il recupero dell intera riga selezionata. Trascorso un tempo pari a t RCD (RAS\ to CAS\ delay), nel successivo fronte di salita del clock può essere attivato CAS\. 28 Trascorso un ulteriore tempo pari a t CAC (column access time), il primo dato è leggibile sulle linee d uscita. Perché tutto funzioni deve essere: CASLatency * t CLK t CAC SDRAM: evoluzione SDR (Single Data Rate) SDRAM PC100 Specifiche Intel per sistemi con bus a 100 MHz Timing DDR (Double Data Rate) SDRAM L output ha luogo su entrambi i fronti del clock Frequenze di clock fino a 200 MHz DDR-2 SDRAM Aumenta la dimensione della minima unità di lettura/scrittura; questo vincolo permette ottimizzazioni, con clock fino a 400 MHz. DDR-3 SDRAM Ulteriore raddoppio della minima unità di lettura/scrittura, e quindi della frequenza di clock ( MHz) Enhanced SDRAM (ESDRAM) SDRAM con una porzione di cache statica on-chip (fino a 200 MHz) 29

16 Caratteristiche delle DDR SDRAM 30 Timing per SDRAM DDR-n misurati in periodi di system clock 4 valori tcl CAS latency tempo tra comando READ e dato disponibile in uscita trcd RAS to CAS delay tempo tra comando ACTIVE e comando READ/WRITE trp Row Precharge tempo tra comando PRECHARGE e comando ACTIVE tras Row Active time tempo tra un comando ACTIVE e un comando PRECHARGE 31 es: DDR3 OCZ HPC1333 standard PC (3/2008) Clock MHz timing

17 32 33

18 Interfaccia basata sul protocollo Indirizzi (row e col) e dati vengono trasmessi in parallelo con modalità pipelined sul medesimo bus (mentre nelle SDRAM gli indirizzi seguono percorsi diversi da quelli dei dati). 34 RDRAM (Rambus DRAM), DRDRAM (Direct Rambus DRAM) Soluzione proprietaria (Rambus Inc.) Adotta un approccio diverso rispetto a DDR e DDR2: anziché usare bus dati con molte linee, usa un bus da 16 bit con una elettronica progettata in modo da assicurare alte frequenze operative I dati sono trasferiti su entrambi i fronti del clock (come DDR) Data rate fino a 1.6 GB/s (standard PC800) e 2.1 GB/s (standard PC1066) Principali produttori di DRAM 3Q (ROK) (ROK) (J) (USA) (Taiwan) (Taiwan) (Taiwan) (Taiwan) (Taiwan) I primi 4 produttori detengono più dell 80% del mercato! Il mercato delle memorie DRAM è molto dinamico

19 Principali produttori di DRAM Q Nel 2007 è iniziato un sensibile calo delle entrate dovuto a sovrapproduzione Nel 2009 Qimonda (D) (ex Infineon) è fallita ed ha cessato la produzione, in parte rilevata dalla rivale Micron. Principali produttori di semiconduttori Rank 2009 Rank 2008 Company Country of origin Revenue (million $ USD) 2009/2008 changes Market share Intel Corporation USA % 14.2% 2 2 Samsung Electronics South Korea % 7.6% 3 3 Toshiba Japan % 4.7% 4 4 Texas Instruments USA % 4.2% 5 5 STMicroelectronics France Italy % 3.7% 6 8 Qualcomm USA % 2.9% 7 9 Hynix South Korea % 2.6% 8 6 Renesas Technology Japan % 2.5% 9 12 AMD USA % 2.2% 10 7 Sony Japan % 2.1% NEC Japan % 1.9% Infineon Germany % 1.9% Broadcom USA % 1.9% Micron Technology USA % 1.8% MediaTek Taiwan % 1.6% Elpida Memory Japan % 1.5% Freescale USA % 1.5% Panasonic Japan % 1.5% NXP Netherlands % 1.4% Sharp Japan % 1.3% Top % 62.8% All Other companies % 37.2% TOTAL % 100.0%

20 Sviluppo tecnologico 38 Sviluppo tecnologico nelle DRAM TECNOLOGIA (anno) (μm) (nm) (wafer) 200mm 300mm (chip) 4Mb 16Mb 64Mb 256M 1G 2G 4G 39 DENSITÀ DEI CHIP DRAM 64 Mb $2-3 $0.25/Mbyte 128 Mb $ Mb $4-7 ( μm) 512 Mb in produzione, μm 1 Gb in produzione, 0.11 μm - 90 nm 4 Gb 30/1/09: SAMSUNG annuncia DDR3 DRAM chip da 4Gb (50nm)

21 Capacità dei chip di DRAM 10 6 Kb 1G M 256M M K 1M 4M K 16K Legge di Moore (x 4 ogni 3 anni) Capacità e Velocità dei chip di DRAM Capacity Speed (latency) DRAM: 4x in 3 years 2x in 10 years Disk: 4x in 3 years 2x in 10 years 41 DRAM Year Size Cycle Time 1000:1! 2:1! Kb 250 ns Kb 220 ns Mb 190 ns Mb 165 ns Mb 145 ns Mb 120 ns

22 Sviluppi futuri memorie non volatili Potranno sostituire le attuali NAND Flash, ma anche le DRAM: PRAM (PCRAM) (Phase Change RAM): sfruttano le proprietà di una lega calcogenura (Ge 2 Sb 2 Te 5 ), in grado di cambiare fase (cristallina o amorfa) in modo controllato elettricamente; FRAM (FeRAM) (Ferroelettric RAM): usano uno strato di materiale ferroelettrico il cui stato è controllabile da un campo elettrico; MRAM (Magnetoresistive RAM): usano uno strato di materiale ferromagnetico il cui stato è controllabile da un campo magnetico; NRAM (Nano-RAM): sfruttano la proprietà dei nanotubi di carbonio di cambiare posizione meccanica (toccarsi o non toccarsi) in modo controllato elettricamente. 42 Magnetoresistive RAM (MRAM) 43 Ancora allo stato sperimentale Per memorizzare i dati utilizzano la polarità di minuscoli elementi magnetici, anziché la presenza o l assenza di cariche elettriche (come avviene nelle DRAM) Non volatili: i dati non scompaiono quando manca l alimentazione Nel giugno 2003 IBM e Infineon hanno presentato un chip MRAM da 128Kbit, costruito con tecnologia da 0.18 µm Con memoria MRAM non volatile un calcolatore potrebbe essere avviato istantaneamente all accensione, con il sistema operativo già presente in memoria Le memorie dei primi calcolatori ( ) erano costituite da nuclei di ferrite (non volatili): forse le RAM future saranno basate sullo stesso principio fisico, pur con dimensioni decisamente più ridotte

23 MRAM (IBM) 01.c Fine Le memorie dinamiche