ElapC4 24/09/ DDC 1 ELETTRONICA APPLICATA E MISURE. Ingegneria dell Informazione. Lezione C4: Cicli di trasferimento

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1 Ingegneria dell Informazione Lezione C4: Cicli di trasferimento ELETTRONICA ALICATA E MISURE Dante DEL CORSO C4 CICLI BASE DI TRASFERIMENTO» Skew e sincronizzazione» Livelli di protocollo» Cicli sincroni» Cicli asincroni con handshake AA Sommario dei servizi forniti dal livello fisico Modello di riferimento Sorgente-Destinazione Tecniche base di sincronizzazione: Sincrona, Asincrona, Semisincrona Riepilogo dei servizi forniti dal livello Ciclo Riferimenti D. Del Corso: Elettronica per Telecomunicazioni: cap. 5.3 M. Zamboni: Elettronica dei sistemi di interconnessione: cap /09/ ElapC DDC 24/09/ ElapC DDC Da livello fisico a livello ciclo Livello sottostante (fisico/elettrico) Obbiettivo: garantire il corretto trasferimento di LIVELLO FISICO (ELETTRICO) Livello fisico corretto trasferimento di stati logici 0/1 Variabili: tensioni, correnti, impedenze, arametri: Vo, Vi, t TX,, Vincoli: ritardi, skew, rumore, 0,1 A DRIVER V B Z, t pd V C B 0,1 RECEIVER Livello ciclo corretto trasferimento di gruppi di bit Utilizza i servizi offerti dal livello fisico Variabili: stati logici (0,1) arametri: tsu, th, Vincoli: garantire tempi di setup, hold,. t TX Ogni interconnessione - Usa energia (EMC!) - Modifica le tensioni - Modifica le relazioni temporali er garantire la correttezza del trasferimento Margini temporali 24/09/ ElapC DDC 24/09/ ElapC DDC Effetto dello skew rotocolli a livello ciclo B(D) B(R) Servizi forniti dal livello elettrico: Trasferimento di variabili logiche (bit), con ritardo (t TX ) e disallineamento temporale (skew ) Segnali al driver Segnali al receiver B(D) B(R) t 0 t su(d) t TXm t TXm t 1 t 2 t su(r) t 1 = t 0 +t TXm + ; t 2 = t 0 +t su(d) +t TXm; t su(r) = t 2 t 1 = t su(d) Lo skew riduce i margini di temporizzazione Lo skew modifica le relazioni temporali Tempi di set-up e di hold diversi lato RX e TX uò causare errori di temporizzazione nei registri Scopo dei protocolli è ottenere un corretto trasferimento dell informazione (rendere possibile il funzionamento corretto di FSM) nonostante le variazioni di temporizzazione causate dallo skew 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 1

2 Modello Sor-Dest (livello ciclo) Operazioni a livello ciclo Trasferimento in un canale punto-punto, tra sorgente (TX) destinazione (RX) SORGENTE Lato TX ORMAZIONE VALID Canale (BUS) er il corretto funzionamento del registro devono essere soddisfatte le specifiche di temporizzazione Tempi di setup e di hold D Q DESTINAZIONE Lato RX Due tipi di trasferimento di informazione Attivato dalla sorgente scrittura (scrittura di un registro o cella di memoria)» Stessa direzione per controllo e informazione Richiesto dalla destinazione lettura (lettura di un registro o cella di memoria)» Direzioni opposte per controllo e informazione Riferimento per descrivere i protocolli: Operazioni di scrittura Successiva estensione alle operazioni di lettura 24/09/ ElapC DDC 24/09/ ElapC DDC Obiettivi del protocollo: livello ciclo Tecniche di sincronizzazione er evitare metastabilità, devono essere rispettati i vincoli di temporizzazione (set-up e hold) nonostante lo SKEW Due tecniche base: Temporizzazione fissa delle operazioni protocollo sincrono» Deve essere garantito il rispetto delle specifiche più stringenti (Worst-case) in ogni operazione. Temporizzazione adattativa protocollo asincrono» rima di continuare ogni modulo attende una conferma (Acknowledge) dall altro modulo coinvolto nel trasferimento rotocolli base di ciclo Temporizzazione fissa ciclo Sincrono Temporizzazione adattativa1 ciclo Asincrono Temporizzazione adattativa2 (solo quando serve) ciclo Semisincrono Cicli ad elevate prestazioni Sincronizzati dalla sorgente (Source-synchronous) Uso di entrambe le transizioni HL e LH (Dual edge) Temporizzazione intrinseca (Embedded clock) Esempio di riferimento: Ciclo di scrittura: ciclo iniziato dalla sorgente 24/09/ ElapC DDC 24/09/ ElapC DDC Ciclo sincrono : temporizzazione Ciclo sincrono - operazioni Sequenza di operazioni con RITARDI FISSI (, ) SORGENTE Lato S Lato D DESTINAZIONE t SU, t H Sistemi reali: segnali diversi tra SOR/DEST (propagazione!) Operazioni eseguite secondo una sequenza con ritardi prefissati, per garantire: Rispetto dei vincoli del ricevitore, e quindi correttezza del trasferimento Tutti i parametri di temporizzazione sono controllati dalla sorgente, secondo la sequenza: Invio dell informazione () Attendere per garantire t SU > t SU + Inviare il comando (usato come clock dal registro destinazione) Attendere per garantire il tempo di hold t H > t H+ Rimuovere e 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 2

3 Esempio 1: ciclo di scrittura sincrono Ritardi nei cicli sincroni Segnali alla Sorgente Segnali alla Destinazione Tempi fissi inseriti dal Master S X< >XXXXXXXXXXX S / \ Tempi di trasmissione t TXmin e t TXmax D XXXXXX< >XXXXXXXXX usato come Clock dal registro DEST D //// \\\\ Tempo di scrittura totale: t WR = 2 x t k + t SU + t H La durata del ciclo non dipende da t TXmax t SU e t H minimi, garantiti allo Slave dai ritardi fissi inseriti dal Master Vincoli sui ritardi: Il ritardo (lato sorgente) deve garantire il tempo di set-up t SU (alla destinazione), tenendo conto dello skew Il ritardo (lato sorgente) deve garantire il tempo di hold t H (alla destinazione), tenendo conto dello skew t SU + ; t H + L unità sorgente (controlla ) deve conoscere t SU e Durata minima del ciclo: t CYS = + = t H + t SU + 2 er cicli broadcast (scrittura su più destinazioni) Soddisfare le specifiche del DEST più lento (massimi t SU e t H ) Adattare la velocità alla destinazione (cicli asincroni) 24/09/ ElapC DDC 24/09/ ElapC DDC Ciclo asincrono: temporizzazione Ciclo asincrono: operazioni Sequenza di operazioni con Conferma () La tempistica è controllata da entrambi i moduli Nella sequenza di operazioni la tempistica è controllata dall interazione Sorgente-Destinazione t SU t H Il modulo Sorgente deve conoscere solo t SU e t H vengono inseriti dalla destinazione (entro t C ), secondo la sequenza Invio dell informazione () Attesa (Wait) per garantire t SU 0 alla destinazione Invio del comando Strobe () Attesa della conferma (Acknowledge ) da parte della destinazione Rimozione di e 24/09/ ElapC DDC 24/09/ ElapC DDC Es. 2: ciclo di scrittura asincrono Ciclo asincrono: sequenza S X< >XXXXXXXXXX S / \ SORGENTE/MASTER S //// \\\\_ è l unico ritardo fisso, controllato dalla Sorgente D Tempo di trasmissione t TXmax XXXXXX< >XXXXXXXXXXX DESTINAZ./SLAVE D //// \\\\ D / \ DEST / \\\ t SU e t H garantiti dallo Slave Clock per il registro DEST Tempo di scrittura totale: t WR = t k + t SU + t H + 4 x t TXmax SORGENTE invia attiva rimuove & DESTINAZIONE t SU t H al D FF di DEST Lo skew viene inserito tra l invio delle e l attivazione di Il controller inserisce i tempi di setup t SU e di hold t H richiesti dalla destinazione 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 3

4 Ritardi nei cicli asincroni Sequenza di cicli Ritardi presenti nella sequenza di operazioni: t C = t SU + t H (dipende dai parametri del registro destinazione) : tempo di skew (dipende dal livello elettrico) Non sono necessarie ipotesi sulla tempistica; la sequenza si adatta alla velocità della destinazione Interlacciamento / HANDSHAKE (conferma) Il ciclo asincrono è con handshake Durata minima del ciclo (scrittura): t CICLOmin = + t SU + t H + 4 t TXmax er il trasferimento di più pacchetti di informazione: Sequenza di cicli base Un nuovo ciclo può iniziare quando Il precedente è terminato I segnali di controllo sono tornati allo stato non-attivo Si parla di Ciclo CHIUSO o COMLETO 24/09/ ElapC DDC 24/09/ ElapC DDC Sequenza di cicli sincroni Sequenza di cicli asincroni t C Tutti i ritardi sono controllati dal Master Ritardo controllato dallo Slave 24/09/ ElapC DDC 24/09/ ElapC DDC Cicli semisincroni Sequenza di cicli semisincroni Le operazioni seguono una sequenza predefinita (temporizzazione fissa, come per i cicli sincroni) Il ciclo può essere bloccato da una RICHIESTA DI ATTESA (WAIT) WAIT Due tipi di ciclo Cicli standard (veloci): WAIT non attivo Cicli rallentati: WAIT attivo WAIT t C Attesa minima di eventuale WAIT: 2 t TXMAX Durata minima di un ciclo: 2 t TXMAX + ritardi logici restazioni limitate! Ciclo veloce ciclo rallentato da richiesta di WAIT La stessa tempistica può essere ottenuta con (ciclo asincrono) 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 4

5 Cicli cadenzati (con Clock) Ciclo cadenzato: temporizzazione rotocollo di ciclo macchina a stati finiti (FSM) FSM asincrona: cambio di stato in qualunque momento, a seguito di variazioni di ingresso o interne (tutti gli esempi precedenti sono di questo tipo).» Variazione dei tempi continua t C FSM sincrona (con Clock): cambiamenti di stato solo in corrispondenza dei fronti di Clock (se sono verificate determinate condizioni). Corrisponde a un protocollo CADENZATO (CLOED)» Variazioni di tempi solo a multipli del periodo di clock.» Tutte le unità sono sincronizzate da un unico segnale di clock» Il periodo di clock deve essere > 2 tempi di trasmissione (2 t TX ) Bus di ~ 50 cm (VME) cadenza di clock 10 MHz Bus di ~ 10 cm (CI) cadenza di clock 33 o 66 MHz CLK, : segnali cadenzati corrispondenti a, 24/09/ ElapC DDC 24/09/ ElapC DDC Operazioni di Lettura e Scrittura Esempio 3: ciclo di lettura sincrono Il primo comando definisce Master / Slave Il Master invia il primo comando (inizio del ciclo) Lo Slave risponde ai comandi inviati dal Master La direzione del trasferimento di informazione () identifica Sorgente e Destinazione (Surce/Destination) La sorgente fornisce ; la destinazione riceve Trasferimento di Master Slave: Ciclo di SCRITTURA (WRITE) Trasferimento di Slave Master: Ciclo di LETTURA (READ) S/REQS _/ \ S XXXXXXXXXXXXXX< >XX DESTINAZIONE DEST / \ D/REQD //// \\\\ D XXXXXXXXX< >XXXXXX SORGENTE Tempo di lettura totale: t RD = + t SU + t H + 4 x t TXmax 24/09/ ElapC DDC 24/09/ ElapC DDC Esempio 4: ciclo di lettura asincrono Es. 5: ciclo di scrittura semisincrono S/REQS _/ \ S XXXXXXXXXXXXXX< >XXXX DESTINAZIONE S //// \\\\ S X< >XXX< >XXXXXXX S / \ / \ WAITS /// \\\ D/REQD //// \\\\ D XXXXXXXXX< >XXXXXXX SORGENTE D / \ Tempo di lettura totale : t RD = t k + t 1 + t x t TXmax t 1 setup e hold del registro dest.; t 2 t accesso della sorgente dati D XXXX< >XXXXXXX< >XXXXXXX D /// \\\ /// \\\ WAITS / \ DEST / \\\ / \\\ Tempo totale di scrittura: t WR = t k + t SU + t H + 4 x t TXmax 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 5

6 Cicli Source-synchronous Sommario dei tipi di ciclo Nei cicli di Scrittura (WRITE) e si spostano nello stesso verso (Master Slave) rotocollo sincronizzato dalla sorgente (di ): SOURCE SYNCHRONOUS Esempi: SSTL-2 (e successivi), usati per le RAM dinamiche Due parametri di temporizzazione: Latenza dell informazione (attesa per ottenere ) Dipende da tempo di trasmissione t TX e skew Durata del ciclo (inverso della cadenza = num cicli/sec) Dipende dallo Skew, non dal tempo di trasmissione t TX Tecniche base di sincronizzazione Sincrona temporizzazione fissa (caso peggiore) Asincrona temporizzazione adattativa (attesa di ) Semisincrona temporizz. fissa, salvo richieste di Wait Ciascuna di queste può essere Non cadenzata sincronizzata direttamente dai segnali (FSM asincrona) Cadenzata sincronizzata da un segnale di clock (FSM sincrona) Massime prestazioni (come throughput) Source Synchronous protocollo di sola scrittura 24/09/ ElapC DDC 24/09/ ElapC DDC Servizi forniti dal livello ciclo Lezione C4 test finale Obiettivo: Trasferimento di unità di informazione (byte, word,...), rispettando le tempistiche per una corretta scrittura nel registro destinazione. L informazione proviene da una SORGENTE, e viene immagazzinata/usata in una DESTINAZIONE articolari protocolli permettono di gestire trasferimenti 1 N o N M (protocolli N-partner) Le operazioni elementari sono: LETTURA e SCRITTURA Questi servizi richiedono TEMO ed ENERGIA Quale è l obiettivo dei protocolli a livello ciclo? Descrivere le tecniche base per la sincronizzazione a livello ciclo. Tracciare i diagrammi temporali per una operazione di lettura sincrona. Tracciare l andamento dei segnali di controllo per operazioni di LETTURA e SCRITTURA con protocollo asincrono, per registri destinazione attivati dai livelli e registri attivati dalle transizioni. Quale è il protocollo che permette di trasferire la maggior quantità di informazioni (in un tempo assegnato)? Descrivere i vantaggi dei protocolli Source Synchronous. Il protocollo semisincrono è più veloce o più lento di quello asincrono? Motivare la risposta. Quali sono i servizi forniti dai protocolli a livello ciclo? 24/09/ ElapC DDC 24/09/ ElapC DDC 2015 DDC 6