library ieee; use ieee.std_logic_1164.all; library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio.

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1 VHDL Linguaggio di descrizione dell'hardware VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits VHDL Processi Attivati da qualche segnale Assegnazioni concorrenti A <= B sono eseguite contemporaneamente Variabili Solo all'interno di processi C := D Strutture di controllo (if, case,...) Case insensitive Quick reference: VHDL cookbook VHDL schema file VHDL - librerie library <library_name>; use <library_name>.<pkg_name>.<pkg_section>; librerie da usare librerie da usare entity <component_name> is port (<port_specs>); end <component_name>; definizione dell'interfaccia architecture <arch_ident> of <component_name> is type <type_defs> signal <signal_decl> <func_defs> <component_decls> <arch_specification> end <arch_ident>; struttura o comportamento del componente library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; library STD; use STD.textio.all; std_logic std_logic_vector 0, 1, Z, X, U, L, H, W, - array di std_logic (specificare il range)

2 VHDL definizione interfaccia VHDL definizione interfaccia entity Dff is port (<port_specs>); end Dff; stesso identificatore <port_specs>: <port_spec>; <port_spec>;... <port_spec>: <NAME>, <NAME>,... : [in out] <type> entity counter is port (<port_specs>); end counter; MB : in std_logic; DA : in std_logic_vector(2 downto 0); V,C,N,Z : out std_logic DO : out std_logic_vector(31 downto 0); entity Dff is port (CLK, RST, D : in std_logic; Q : out std_logic); end Dff; VHDL definizione tipi VHDL definizione segnali type <name> is <typespec> <typespec>: range <num1> [to downto] <num2> <typespec>: (elem1, elem2,...) <typespec>: array (<range>) of <type>; signal <name>, <name>,... : <type>; type signed_byte is range -128 to 127; type state_type is (A, B, C, D); type bit_word is array (15 downto 0) of bit; type bit_vector is array (natural range <>) of bit; signal bus : std_logic_vector(31 downto 0); signal Z : std_logic; signal next_state : state_type;

3 VHDL definizione componenti VHDL component <component_name> is port (<port_specs>); component mux32x2 port ( I0, I1 : in std_logic_vector(31 downto 0); S : in std_logic; Y : out std_logic_vector(31 downto 0)); Descrizione comportamentale cosa succede quando i segnali cambiano process conditional signal assignment Descrizione strutturale quali sono i blocchi componenti come sono collegati tra loro conditional signal assignment VHDL process VHDL conditional signal assignment <process_name> : process (<sensitivity_list>) <var_decls> instructions entity reg32 is port (CLK, RST, load : in std_logic; D : in std_logic_vector(31 downto 0); Q : out std_logic_vector(31 downto 0)); end reg32; architecture behav of reg32 is process (CLK, RST) if (RST = '1') then Q <= (others => '0'); elsif (CLK'event and CLK='1' and load='1') then Q <= D; segnali a cui il processo è sensibile assegnazioni concorrenti se all'attivazione di un processo si ha Q='1', dopo le istruzioni: Q <= '0'; A <= Q; si avra': Q='0' e A='1' <signal> <= <data> when <condition> <data> when <condition>... <data> entity and2 is port (I0, I1 : in std_logic; Y0 : out std_logic); end and2; architecture s of and2 is Y0 <= I0 when I1='1' '0';

4 VHDL conditional signal assignment <signal> <= <data> when <condition> <data> when <condition>... <data> VHDL conditional signal assignment <signal> <= <data> when <condition> <data> when <condition>... <data> entity and2 is port (I0, I1 : in std_logic; Y0 : out std_logic); end and2; architecture s of and2 is Y0 <= I0 when I1='1' '0'; process (I0,I1) if (I1='1') then Y0 <= I0; Y0 <= '0'; entity and2 is port (I0, I1 : in std_logic; Y0 : out std_logic); end and2; architecture s of and2 is Y0 <= I0 and I1 after 1 ns; process (I0,I1) Y0 <= I0 and I1 after 1 ns; VHDL VHDL if if <condizione> then sequenza di istruzioni { elsif <condizione> then sequenza di istruzioni } sequenza di istruzioni case case <espressione> is { when <scelta> => sequenza di istruzioni } { when others => sequenza di istruzioni } end case;

5 VHDL VHDL Esempio 1 Le istruzioni condizionali possono causare l'uso di elementi di memoria da parte dei tool di sintesi condizione non gestita i segnali devono mantenere il valore precedente, è necessario un registro esempio: if A='0' then B <= '1'; serve un registro per mantenere il valore di B nel caso A!='0' if A='0' then B <= '1'; B <= '0'; non serve un registro, si può usare una rete combinatoria Flip-flop D sensibile al fronte di salita del clock e con reset asincrono entity Dff is port (CLK, RESET, D : in std_logic; Q : out std_logic); end Dff; architecture behav of Dff is process (CLK, RESET) if (RESET = '1') then Q <= '0'; elsif (CLK'event and CLK='1') then Q <= D; end behav; definizione dell'interfaccia sensitivity list del processo se RESET è alto, azzerare l'uscita altrimenti, nel caso di un fronte di salita di CLK, assegnare all'uscita il valore dell'ingresso VHDL Esempio 2 Contatore a 4 bit con indicazione di raggiungimento del limite (indicazione abilitata solo se l'ingresso EN è alto) use ieee.numeric_std.all; entity count4 is port (CLK, RESET, EN : in std_logic; Q : out std_logic_vector(3 downto 0); C0 : out std_logic); end count4; architecture behav of count4 is signal count : std_logic_vector(3 downto 0); process (CLK, RESET) if (RESET = '1') then count <= 0000 ; elsif (CLK'event and CLK='1') then count <= std_logic_vector(unsigned(count) + 1); Q <= count; C0 <= '1' when count= 1111 and EN='1' '0'; end behav; package per gestire i numeri definizione interfaccia reset del contatore incremento contatore assegnazione uscite sarà sintetizzata con logica combinatoria VHDL Esempio 3 Sequence recognizer FSM che riconosce una sequenza di bit in un flusso seriale Sequenza da riconoscere: 1101 Esempio: Input: Output:

6 Sequence recognizer Diagramma degli stati Sequence Recognizer 0/0 1/0 A 1/0 B 1/0 C 0/0 D 0/0 1/1 0/0 entity seq_rec is port (CLK, RESET, I : in std_logic; SEQUENCE : out std_logic); end seq_rec; definizione dell'interfaccia A B C D 0 1 A/0 B/0 A/0 C/0 D/0 C/0 A/0 B/1 Tabella delle transizioni Sequence Recognizer Sequence Recognizer architecture processes3 of seq_rec is type state_type is (A, B, C, D); signal state, next_state : state_type update_state : process (CLK, RESET) if (RESET = '1') then state <= A; elsif (CLK'event and CLK='1') then state <= next_state; dichiarazione di stato e prossimo stato processo che aggiorna lo stato ad ogni fronte di salita del clock compute_state : process (I, state) case state is when A => if I = '1' then next_state <= B; next_state <= A; when B => if I = '1' then next_state <= C; next_state <= A; when C => if I = '1' then next_state <= C; next_state <= D; calcolo del prossimo stato, a partire dallo stato corrente e dall'ingresso sarà sintetizzato con una rete combinatoria

7 Sequence Recognizer Sequence Recognizer when D => if I = '1' then next_state <= B; next_state <= A; end case; compute_output : process (I, state) case state is when A => SEQUENCE <= '0'; when B => SEQUENCE <= '0'; when C => SEQUENCE <= '0'; when D => if I = '1' then SEQUENCE <= '1'; SEQUENCE <= '0'; end case; calcolo dell'uscita, a partire dallo stato corrente e dall'ingresso sarà sintetizzato con una rete combinatoria end processes3; variante I Sequence Recognizer Sequence Recognizer compute_output : process (I, state) if state=d and I = '1' then SEQUENCE <= '1'; SEQUENCE <= '0'; calcolo dell'uscita, a partire dallo stato corrente e dall'ingresso sarà sintetizzato con una rete combinatoria SEQUENCE <= '1' when (state=d and I='1') '0'; end processes3; calcolo dell'uscita, a partire dallo stato corrente e dall'ingresso sarà sintetizzato con una rete combinatoria end processes3; variante II variante III

8 VHDL Esempio 3 Complemento a 2 Complemento a 2 Diagramma degli stati Data una stringa di ingresso seriale, che parte dal bit meno significativo, generare la stringa seriale che ne rappresenta il complemento a 2 0/0 A 1/1 0/1 B Senza il segnale FINE Esiste un ingresso FINE che indica la fine della stringa di ingresso 1/0 Esempi Input: Input: Output: Output: Input: Input: Output: Output: Complemento a 2 Diagramma degli stati Complemento a 2 00/0 A 01/0 01/1 10/1 11/0 B 10/0 00/1 Input: primo bit: I secondo bit: FINE entity compl2 is port (CLK, RESET, I, FINE : in std_logic; RES : out std_logic); end compl2; definizione dell'interfaccia 11/1 A B A/0 A/0 B/1 A/ A/1 B/1 A/0 B/0 Tabella delle transizioni

9 Complemento a 2 Complemento a 2 architecture processes of seq_rec is signal state, next_state : std_logic -- codifica stati: -- stato A = 0 -- stato B = 1 update_state : process (CLK, RESET) if (RESET = '1') then state <= '0'; elsif (CLK'event and CLK='1') then state <= next_state; dichiarazione di stato e prossimo stato codifica stati esplicita processo che aggiorna lo stato compute_state : process (I, FINE, state) case state is when '0' => if I = '1' and FINE = '0' then next_state <= '1'; next_state <= '0'; when '1' => if FINE = '1' then next_state <= '0'; next_state <= '1'; end case; calcolo del prossimo stato sarà sintetizzato con una rete combinatoria Complemento a 2 VHDL descrizione strutturale RES <= '1' when (state='0' and I='1') or (state='1' and I='0') '0'; component <component_name> is port (<port_specs>); end processes; calcolo dell'uscita sarà sintetizzato con una rete combinatoria architecture <identifier> of <device_name> is component <component_name> is port (<port_specs>);... signal <signals>; <name> : <component_name> port map (<port_name> => <signal>,...);... in1 out1 n0: NOT1 port map (in1=>signal_0, out1=>x0); SIGNAL_0 X0

10 Esempio 4 - Decoder Esempio 4 - Decoder S 0 S 1 X 0 Decoder X 1 Y 0 Y 1 Y 2 Y 3 Descrizione comportamentale entity DECODER is port (S0, S1 : in std_logic; Y0, Y1, Y2, Y3 : out std_logic); end DECODER; architecture behav of DECODER is process (S0, S1) if (S0 = '0' and S1 = '0') then Y0 <= '1'; Y1<='0'; Y2<='0'; Y3<='0'; elsif (S0 = '0' and S1 = '1') then Y0 <= '0'; Y1<='1'; Y2<='0'; Y3<='0'; elsif (S0 = '1' and S1 = '0') then Y0 <= '0'; Y1<='0'; Y2<='1'; Y3<='0'; Y0 <= '0'; Y1<='0'; Y2<='0'; Y3<='1'; Esempio 4 - Decoder Esempio 4 - Decoder entity DECODER is port (S0, S1 : in std_logic; Y0, Y1, Y2, Y3 : out std_logic); end DECODER; architecture s of DECODER is Y0 <= '1' when S0='0' and S1='0' '0'; Y1 <= '1' when S0='0' and S1='1' '0'; Y2 <= '1' when S0='1' and S1='0' '0'; Y3 <= '1' when S0='1' and S1='1' '0'; Descrizione strutturale library ieee, techlib; use ieee.std_logic_1164.all, techlib.all; entity DECODER is port (S0, S1 : in std_logic; Y0, Y1, Y2, Y3 : out std_logic); end DECODER; architecture struct of DECODER is component NOT1 port (in1: in std_logic; out1: out std_logic); component AND2 port (in1, in2: in std_logic; out1: out std_logic); Libreria che fornisce i componenti utilizzati: NOT1: porta not AND2: and a 2 ingressi Interfaccia dei componenti utilizzati

11 Esempio 4 - Decoder Esempio 4 - Decoder Descrizione strutturale signal X0, X1: std_logic; Segnali interni Descrizione strutturale signal X0, X1: std_logic; Segnali interni n0: NOT1 port map (in1=>s0, out1=>x0); n1: NOT1 port map (in1=>s1, out1=>x1); a1: AND2 port map (in1=>x0, in2=>x1, out1=>y0); a2: AND2 port map (in1=>x0, in2=>s1, out1=>y1); a3: AND2 port map (in1=>s0, in2=>x1, out1=>y2); a4: AND2 port map (in1=>s0, in2=>s1, out1=>y3); Descrizione componenti e collegamenti S 0 S 1 X 0 X 1 Y 0 n0: NOT1 port map (S0, X0); n1: NOT1 port map (S1, X1); a1: AND2 port map (X0, X1, Y0); a2: AND2 port map (X0, S1, Y1); a3: AND2 port map (S0, X1, Y2); a4: AND2 port map (S0, S1, Y3); Descrizione componenti e collegamenti i nomi delle porte si possono omettere (se i segnali sono indicati nel giusto ordine) Y 1 Y 2 Y 3 Esempio 5 - Multiplexer Esempio 5 - Multiplexer Descrizione comportamentale S 0 S 1 X 0 Decoder X 1 X 3 X 4 X 5 X 6 I 0 I 1 I 2 I 3 AND-OR X 7 X 8 X 9 X 10 Y entity MUX is port (I0, I1, I2, I3, S0, S1 : in std_logic; Y : out std_logic); end MUX; architecture behav of MUX is process (I0, I1, I2, I3, S0, S1) if (S0 = '0' and S1 = '0') then Y <= I0; elsif (S0 = '0' and S1 = '1') then Y <= I1; elsif (S0 = '1' and S1 = '0') then Y <= I2; Y <= I3;

12 Esempio 5 - Multiplexer Esempio 5 - Multiplexer Descrizione comportamentale (2) entity MUX is port (I0, I1, I2, I3, S0, S1 : in std_logic; Y : out std_logic); end MUX; architecture s of MUX is Y <= I0 when S0='0' and S1='0' I1 when S0='0' and S1='1' I2 when S0='1' and S1='0' I3; Descrizione strutturale library ieee, techlib; use ieee.std_logic_1164.all, techlib.all; entity MUX is port (I0, I1, I2, I3, S0, S1 : in std_logic; Y : out std_logic); end MUX; architecture struct of MUX is component NOT1 port (in1: in std_logic; out1: out std_logic); component OR4 port (in1, in2, in3, in4: in std_logic; out1: out std_logic); component AND2 port (in1, in2: in std_logic; out1: out std_logic); Libreria che fornisce i componenti utilizzati NOT1: porta not AND2: and a 2 ingressi OR 4: or a 4 ingressi Interfaccia dei componenti utilizzati Esempio 5 - Multiplexer Esempio 5 - Multiplexer Descrizione strutturale signal X0, X1, X2, X3, X4, X5, X6, X7, X8, X9, X10: std_logic; n0: NOT1 port map (in1=>s0, out1=>x0); n1: NOT1 port map (in1=>s1, out1=>x1); a1: AND2 port map (in1=>x0, in2=>x1, out1=>x3); a2: AND2 port map (in1=>x0, in2=>s1, out1=>x4); a3: AND2 port map (in1=>s0, in2=>x1, out1=>x5); a4: AND2 port map (in1=>s0, in2=>s1, out1=>x6); a5: AND2 port map (in1=>x3, in2=>i0, out1=>x7); a6: AND2 port map (in1=>x4, in2=>i1, out1=>x8); a7: AND2 port map (in1=>x5, in2=>i2, out1=>x9); a8: AND2 port map (in1=>x6, in2=>i3, out1=>x10); Segnali interni Decoder Piano AND della parte di uscita Descrizione strutturale 01: OR4 port map (in1=>x7, in2=>x8, in3=>x9, in4=>x10, out1=>y); OR finale X 3 I 0 X 4 I 1 X 5 I 2 X 6 I 3 X 8 X 9 X 7 X 10 Y

13 Esempio 5 - Multiplexer Inferenza Descrizione strutturale 01: OR4 port map (X7, X8, X9, X10, Y); i nomi delle porte si possono omettere (se i segnali sono indicati nel giusto ordine) Registro REG <= (others=>'0') when RESET='1' REG_in when CLK'event and CLK='1' and load='1'; Latch LATCH <= LATCH_in when load='1'; Multiplexer MUX2 <= MUX2_in1 when MUX2_sel='0' MUX2_in2; MUX4 <= MUX4_in1 when MUX4_sel= 00 MUX4_in2 when MUX4_sel= 01 MUX4_in3 when MUX4_sel= 10 MUX4_in4; Logica combinatoria F <= '1' when <condition> '0'; Adder - Shifter Testbench Sommatore signal OPERAND1, OPERAND2 : std_logic_vector(31 downto 0); signal Cin, Cout : std_logic; signal RES_int : std_logic_vector(operand1'left+2 downto 0); signal RES : std_logic_vector(operand1'left downto 0); signal Cin, Cout : std_logic; RES_int <= std_logic_vector( unsigned('0' & OPERAND1 & '1') + unsigned('0' & OPERAND2 & Cin) ); RES <= RES_int(RES_int'left-1 downto 1); Cout <= RES_int(RES_int'left); Testbench RESET CLK INPUTS OUTPUTS Device Under Test Shifter SHR <= '0' & SHR_in(SHR_in'left downto 1); SHL <= SHL_in(SHL_in'left-1 downto 0) & '0';

14 Testbench Testbench Generatore Reset Generatore Reset Generatore Clock Testbench RESET CLK INPUTS OUTPUTS Device Under Test Generatore Clock Testbench RESET CLK INPUTS OUTPUTS Device Under Test Generatore Ingressi Read file File dati