DIAGNOSTICA DEI CIRCUITI INTEGRATI DEFINIZIONI GENERALI

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1 DIAGNOSTICA DEI CIRCUITI INTEGRATI Obiettivi: Verificare la funzionalità del circuito Verificare il possibile uso del circuito per particolari applicazioni DEFINIZIONI GENERALI Affidabilità: Probabilità che il sistema/circuito funzioni correttamente in un dato ambiente per un periodo di tempo prefissato Un sistema/circuito è fail-safe se anche in caso di malfunzionamenti non provoca danni a persone o a cose semaforo rosso fault-tolerant se per malfunzionamenti in un insieme definito continua a funzionare, eventualmente con prestazioni ridotte informazioni errate. 128

2 DIAGNOSTICA DEI CIRCUITI INTEGRATI Ogni circuito integrato viene testato in funzione della rilevanza delle applicazioni Tipi di test: Funzionali confronto tra circuito realizzato e specifiche funzionali (SIMULAZIONE o EMULAZIONE) livelli gerarchici alti per cui i blocchi alivello basso vengono sostituito con modelli I/O Realizzativi ogni gate deve funzionare come previsto Vedremo soprattutto i test realizzativi Si definiscono: Failure: difetti di fabbricazione o durante la vita operativa aspetti fisici diventano osservabili se determinano un error in uscita Fault: modello elettrico dei possibili failure ai fini della simulazione Error: uscita non corrispondente alla funzione dell ingresso Esempi: Failure: corto circuito, circuito aperto Fault: stuck at 0, stuck-at-1, stuck-open, bridging fault 129

3 SISTEMI/CIRCUITI AUTODIAGNOSTICI (SELF-CHECKING) Sistemi/circuiti capaci di verificare automaticamente, senza stimoli esterni, la presenza di eventuali guasti e, eventualmente di correggerli Ingressi e uscite codificati Parole in codice e fuori codice Esempio: memorie a correzione di errore DEFINIZIONI GENERALI Un circuito È Self-Testing, se per ogni guasto possibile esiste almeno un uscita in codice che dà un uscita fuori codice È Fault-Secure, se ogni ingresso in codice non può in ogni caso produrre un uscita in codice errata È Totally Self-Checking se è Self-Testing e Fault-Secure Raggiunge il Totally Self-Testing Goal se produce una parola fuori codice come prima uscita errata dopo un guasto 130

4 TESTER: apparato che esegue un programma definito preliminarmente in fase di progetto in grado di verificare la presenza di failure, modellizzate con fault. ESPLOSIONE COMBINATORIA Non è possibile provare tutte le combinazioni possibili degli ingessi per verificare se le uscite corrispondono alla funzione prevista. Circuito Combinatorio n Circuito combinatorio p n p m Latch m 2 n o 2 n+m vettori di test. per n=25 m= anni per test di 1 µs OBIETTIVO: Riduzione del numero dei test Verifica della validità Progetto orientato al test 131

5 DESIGN FOR TESTABILITY CONTROLLABILITÀ: possibilità di porre a 0 o a 1 un nodo interno OSSERVABILITÀ: Possibilità di osservare direttamente o indirettamente un nodo interno del circuito. DIAGNOSTICA OFF-LINE: il test viene effettuato interrompendo il normale funzionamento del circuito TEST MODE DIAGNOSTICA ON-LINE (o CONCURRENT ERROR DETECTION, CED): il test viene effettuato durante il normale funzionamento TEST RIDONDANZA COPERTURA: un nodo interno è coperto se esiste un vettore di ingresso per SA0 e SA1: la copertura è la percentuale dei nodi coperti

6 DIAGNOSTICA DEI CIRCUITI DIGITALI Rivelazione e localizzazione dei guasti tramite algoritmi di propagazione degli errori Progettazione orientata al testing Testing effettuato tramite vettori di input e confronto con le uscite attese Ridondanza: numero uscite in codice inferiore al numero delle uscite possibili Ipotesi di errore singolo: un errore deve essere riconosciuto prima che se ne verifichi un secondo ATPG: Automatic Test Pattern Generator Basato su 5 stati 1, 0, X, D, D 1,0,X normali significati D è 1 in un circuito buono e 0 in un circuito guasto ( SA0) D è 0 in un circuito buono e 1 in un circuito guasto ( SA1) ESEMPI 1.D=D, 1+D=1, 1. D = D, 1+ D =1, D. D =0, D+ D =1 Sensitizzazione dei percorsi verso l uscita. 133

7 STRATEGIE DI TEST (OFF-LINE) Approcci ad hoc Scan path Built in Signature analysis Approcci ad hoc Riducono l esplosione combinatoria e/o la scarsa osservabilità di nodi interni con accorgimenti come o Suddivisione del circuito o Aggiunta di punti di test (p. e., letto di aghi) Esempio: contatore a 8 bit testato con 16 vettori a 4 bit per le due sezioni a 4 bit serve h/w per la propagazione del riporto Scan path In modalità TEST si mettono in serie tutti i registri e si testano separatamente dalla parte combinatoria Signature analysis Q 4 Q 5 A B Q 1 Q 2 L 1 L 2 L 1 L 2 L 1 L 2 Q 3 Q 5 varia nel tempo e determina la sequenza di Q 1 Q 2 Q 3 : dopo n colpi di clock si ha la firma del punto considerato 134

8 Built In Logic Block Observation Consente la scelta tra le varie modalità di test sulla base di due bit: Scan register, Registri paralleli (funzionamento normale), Signature analysis e Reset. 135