Elettronica Inverter con transistore MOS; tecnologia CMOS e porte logiche combinatorie CMOS

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1 Elettronica Inverter con transistore MOS; tecnologia CMOS e porte logiche combinatorie CMOS Valentino Liberali Dipartimento di Fisica Università degli Studi di Milano valentino.liberali@unimi.it Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio 2015 Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Contenuto 1 Inverter con transistore MOS 2 Caratteristica statica ingresso-uscita dell inverter 3 Livelli logici dell inverter 4 Margini di rumore 5 Tecnologia CMOS 6 Inverter CMOS 7 Modello semplificato dei transistori MOS 8 Porte logiche CMOS Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 1

2 Inverter con transistore MOS (1/7) + R D v OUT v IN + M 1 M 1 : V th = 1 V, k = 100 µ/v 2, W = 20 µm, L = 1 µm; = 5 V; R D = 5 kω. Trovare il punto di lavoro per v IN = 0 V, 1.5 V e 5 V. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Inverter con transistore MOS (2/7) v IN = 0 V M 1 è spento: V GS = 0 < V th = 1 V. Quindi I D = 0 e nel circuito non passa corrente; la tensione al drain di M 1 è V D = = 5 V. La tensione di uscita è v OUT = V D = 5 V. Verifica dell ipotesi: V GD = 5 V < V th = 1 V; questo conferma che il MOS è spento. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 2

3 Inverter con transistore MOS (3/7) v IN = 1.5 V M 1 è sicuramente acceso: V GS = 1.5 V > V th = 1 V. Quindi M 1 può essere in triodo oppure in regione attiva. Ipotesi: M 1 in regione attiva. I D = K (V GS V th ) 2 è indipendente da V DS con K = 1 2 k W L = 1 m/v2 Risulta I D = 0.25 m e V D = R D I D = 3.75 V. La tensione di uscita è v OUT = V D = 3.75 V. Verifica dell ipotesi: V GD = 2.25 V < V th = 1 V; questo conferma che il MOS è in regione attiva. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Inverter con transistore MOS (4/7) v IN = 5 V M 1 è sicuramente acceso: V GS = 5 V > V th = 1 V. Quindi M 1 può essere in triodo oppure in regione attiva. Ipotesi: M 1 in regione attiva. I D = K (V GS V th ) 2 è indipendente da V DS con K = 1 2 k W L = 1 m/v2 Risulta I D = 16 m e V D = R D I D = 75 V. La tensione di uscita dovrebbe avere il valore v OUT = V D = 75 V, che è ovviamente impossibile. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 3

4 Inverter con transistore MOS (5/7) v IN = 5 V. Cambiamo l ipotesi: M 1 in regione di triodo. I D = K ( 2(V GS V th ) V DS VDS 2 ) In questo caso, la corrente dipende anche dalla tensione di drain V DS = V D (V S = 0). L altra equazione è data dalla legge di Ohm per R D : I D = V D R D Poiché M 1 e R D hanno la stessa corrente I D, si ricava l equazione nella sola incognita V D : K ( 2(V GS V th ) V D VD 2 ) V D = R D Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Inverter con transistore MOS (6/7) ( VD 2 V D 2(V GS V th ) + 1 ) + = 0 KR D KR D è un equazione di secondo grado nell incognita V D : ha due soluzioni, di cui sicuramente una è da scartare. Risolvendo, si ottiene V D = 8.08 V e V D = 0.12 V. Prima soluzione: V D = 8.08 V vremmo V GD = 3.08 V < V th = 1 V; questo contraddice l ipotesi che M 1 sia in triodo soluzione da scartare Seconda soluzione: V D = 0.12 V vremmo V GD = 4.88 V > V th = 1 V; questo conferma l ipotesi che M 1 sia in triodo soluzione valida perché l ipotesi è verificata Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 4

5 Inverter con transistore MOS (7/7) Se i valori di tensione 0 e 5 V corrispondono rispettivamente ai bit 0 e 1, possiamo riepilogare il funzionamento del circuito con la tabella (X = bit di ingresso; = bit di uscita) X v IN M 1 v OUT 0 0 V spento ( off ) 5 V V in triodo 0.12 V 0 Leggendo la prima e l ultima colonna, si ricava che il circuito realizza la funzione di una porta logica NOT (inverter): X Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Caratteristica statica ingresso-uscita La caratteristica statica ingresso-uscita è il grafico che riporta in ascissa la variabile elettrica di ingresso e in ordinata la variabile elettrica di uscita, calcolata facendo un analisi in continua senza tenere conto delle eventuali costanti di tempo. 6.0V 4.0V 2.0V 0V 0V 1.0V 2.0V 3.0V 4.0V 5.0V V(V1:+) V(R1:1) V_V1 Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 5

6 Livelli logici dell inverter (1/4) I punti in cui la caratteristica statica ingresso-uscita ha 1 determinano i livelli logici di ingresso e di uscita. v out V OH V OL V IL /2 V IH v in Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Livelli logici dell inverter (2/4) v out V OH V OL V IL /2 V IH v in Se il segnale di ingresso è minore di V IL, viene interpretato come uno 0 logico; se è maggiore di V IH, viene interpretato come un 1 logico. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 6

7 Livelli logici dell inverter (3/4) v out V OH V OL V IL /2 V IH v in Se il segnale di ingresso è compreso tra V IL e V IH, il valore logico dell ingresso non è ben determinato (potrebbe essere interpretato come 0 o come 1, in modo dipendente dai parametri dei componenti, dalla temperatura, dalle fluttuazioni della tensione di alimentazione,... ). Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Livelli logici dell inverter (4/4) v out V OH V OL V IL /2 V IH v in Le tensioni V OL e V OH sono i valori estremi che l uscita può assumere quando l ingresso ha un valore logico ben determinato (0 o 1). Per poter collegare le porte logiche in cascata, deve essere V OL < V IL e V OH > V IH affinché le uscite di una porta logica vengano sicuramente interpretate nel modo corretto dalla porta successiva. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 7

8 Margini di rumore v out V OH V OL V IL /2 V IH v in I margini di rumore (NM: Noise Margin) sono: NM H = V OH V IH NM L = V IL V OL In pratica, qualunque disturbo di ampiezza inferiore al margine di rumore non può far cambiare il significato del bit. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Tecnologia CMOS (1/3) Sezione verticale di una parte del microchip: n well p substrate silicio debolmente drogato p ( p-substrate ) una zona viene drogata n ( n-well ) sul substrato p si costruiscono i transistori NMOS nella well (di tipo n) si costruiscono i transistori PMOS Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 8

9 Tecnologia CMOS (2/3) gate (G) gate (G) bulk () source (S) drain (D) drain (D) source (S) bulk () p+ n+ n+ p+ p+ n+ n well p substrate transistori NMOS sul substrato p e transistori PMOS nella n-well source e drain (p+ e n+) più drogati di well e substrato Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Tecnologia CMOS (3/3) gate (G) gate (G) bulk () source (S) drain (D) drain (D) source (S) bulk () p+ n+ n+ p+ p+ n+ n well p substrate DUE polarizzazioni: substrato p collegato alla tensione più bassa n-well collegata alla tensione più alta Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 9

10 Inverter CMOS MP + v OUT v IN MN Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Funzionamento dell inverter CMOS (1/4) MP + v OUT v IN MN MN e MP sono in serie, perché sono attraversati dalla stessa corrente I D. La potenza statica dissipata è: P = I D. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 10

11 Funzionamento dell inverter CMOS (2/4) MP + v OUT v IN MN v IN bassa (v IN < V th,n ): MN spento; MP acceso in triodo con I D = 0. MP ha v DS = 0, e v OUT =. v IN alta (v IN > + V th,p ): MP spento; MN acceso in triodo con I D = 0. MN ha v DS = 0, e v OUT = 0. Potenza dissipata (statica): P = I D = 0. Il principale vantaggio dei circuiti integrati CMOS è il funzionamento in stand-by per i dispositivi alimentati a batteria. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Funzionamento dell inverter CMOS (3/4) MP + v OUT v IN MN Quando v IN assume valori intermedi (V th,n < v IN < + V th,p ), MN e MP sono entrambi accesi e I D 0). nche in questo caso I D (MN) = I D (MP). Potenza dissipata (statica): P = I D > 0. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 11

12 Funzionamento dell inverter CMOS (4/4) MN in triodo e MP in regione attiva: ( K n 2(vIN V th,n ) v OUT vout 2 ) = Kp (v IN V th,p ) 2 MN e MP in regione attiva: K n (v IN V th,n ) 2 = K p (v IN V th,p ) 2 MN in regione attiva e MP in triodo: K n (v IN V th,n ) 2 = ( = K p 2(vIN V th,p ) (v OUT ) (v OUT ) 2) Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Caratteristica statica 2.5V 2.0V 1.0V 0V 0V 0.5V 1.0V 1.5V 2.0V 2.5V V(M1:d) V_Vin Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 12

13 Modello semplificato dei transistori MOS NMOS = R n PMOS = R p MOS a canale n: spento per tensione di gate bassa ( 0 ); acceso per tensione di gate alta ( 1 ). MOS a canale p: spento per tensione di gate alta ( 1 ); acceso per tensione di gate bassa ( 0 ). Le resistenze R n e R p tengono conto della resistenza del canale quando i transistori MOS sono accesi. Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Pull-up e pull-down PULL- UP MP v IN v OUT PULL- DOWN MN PULL-UP: la parte che pilota l uscita al livello logico alto ( 1 ) PULL-DOWN: la parte che pilota l uscita al livello logico basso ( 0 ) Solamente uno dei due tra pull-up e pull-down è attivo SS DISSIPZIONE DI POTENZ STTIC Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 13

14 NND a due ingressi PULL-UP PULL-DOWN Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 NOR a due ingressi PULL-UP PULL-DOWN Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 14

15 Dualità delle porte logiche CMOS (1/2) Le porte NND e NOR sono duali: esse si ottengono l una dall altra scambiando: PMOS NMOS VDD VSS Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 Dualità delle porte logiche CMOS (2/2) PULL-UP: due transistori PMOS in parallelo verso VDD PULL-DOWN: due transistori NMOS in serie verso VSS In una porta logica CMOS, dal pull-up si ottiene il pull-down scambiando: PMOS NMOS VDD VSS serie parallelo parallelo serie Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 15

16 Esercizio M 5 M 6 C M 4 M 2 M 1 C M 3 Ricavare la funzione booleana = f (,, C). Valentino Liberali (UniMI) Elettronica Tecnologia CMOS e porte logiche combinatorie CMOS 13 maggio / 31 16