Sottosistemi ed Architetture Memorie

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1 Sottosistemi ed Architetture Memorie CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II

2 La memoria centrale Memoria centrale: array di parole o word (parola: stringa di m bit) Il processore accede agli m bit di una word mediante un unica operazione di lettura/scrittura Ogni parola è individuata da un indirizzo (intero compreso tra 0 e N-1, rappresentato da n bit con n: N = 2 n ) Memoria ad accesso casuale (RAM): il tempo di accesso non dipende dalla posizione del dato bit bit MSB LSB N-2 N-1 m = 8

3 Organizzazione della memoria I processori a parola accedono alla memoria con un parallelismo pari alla lunghezza della parola (in genere 16, 32 o 64 bit) Memoria byte-addressable: il byte è la più piccola unità indirizzabile Disposizione dei byte di una word: big endian e little endian (anche detti inverso e diretto, rispettivamente) MS byte LS byte MS byte LS byte Parola 0 Parola k -4 2 k -3 2 k -2 2 k -1 Disposizione BIG-ENDIAN Parola 2 k k -1 2 k -2 2 k -3 2 k -4 Disposizione LITTLE-ENDIAN Parola 0 Parola Parola 2 k -4

4 Organizzazione della memoria MC 68K BIG ENDIAN 10 A3 E6 FF Intel x86 LITTLE ENDIAN FF E6 A3 10 parola all'indirizzo 1000 [1000] = 10 [1001] = A3 [1002] = E6 [1003] = FF parola all'indirizzo 1000 [1000] = FF [1001] = E6 [1002] = A3 [1003] = 10

5 Memoria: parole allineate e non allineate Per un processore a 16 bit, una parola che inizia ad un indirizzo pari si dice allineata sul limite di parola Tipicamente, un processore accede ai byte che costituiscono una parola allineata mediante una sola operazione di lettura (Read o Fetch) MC 68000: NON consente parole non allineate Intel x86: consente l utilizzo di parole non allineate (parole che iniziano ad un indirizzo dispari) ma in tal caso sono necessari 2 accessi in memoria: Parola X Parola X+2 byte 1 byte 0 X+1 X X+3 X+2 MSB X+2 LSB X+1 (X pari) Parola non allineata sul limite di parola

6 Parametri di una memoria Capacità di memoria: numero N di registri che la costituiscono lunghezza in bit del singolo registro ESEMPI: 1 M * 8 bit (2 20 registri da 8 bit) 16k * 32 bit (16*2 10 registri da 32 bit) Tempo di accesso (tempo per effettuare un operazione di lettura o scrittura): - tempo per operare la selezione - tempo per l operazione di lettura/scrittura

7 Interazione processore-memoria Address bus Memoria Read Enable (RE) Write Enable (WE) c bit INDIRIZZO Data bus DATO m bit MA MB Unità di controllo del processore Processore

8 Per effettuare la lettura di una parola dalla memoria la CPU: passa in MA l indirizzo della parola che si vuole accedere: MA INDIRIZZO; attiva l accesso in lettura, ossia il dato di indirizzo MA passa in MB: abilita RE (Read Enable); il dato scaricato in MB viene portato nel registro DATO: DATO MB; Tempo di accesso: tempo necessario perché, fornito l indirizzo, il dato passi nel registro MB. NOTA: Read Enable può essere realizzato in modi differenti es: RE = E R con: E = enable; R = not(w) indica lettura se 1 - scrittura se 0

9 Tecniche di sincronizzazione processore-memoria Tecnica asincrona: - il processore aspetta che la memoria segnali il completamento dell operazione tramite un apposito segnale (ACK) - in questo modo il processore si adatta alla velocità della memoria Tecnica sincrona: - una delle linee di controllo tra processore e memoria trasporta impulsi prelevati da un clock a frequenza fissa - un operazione di lettura/scrittura si completa entro un ciclo di clock - il ciclo di clock deve essere dimensionato sulla velocità della memoria La soluzione asincrona è più complessa ma preferibile in quanto rende indipendente il progetto della memoria da quello della CPU.

10 Input/Output Il sottosistema di I/O consente al processore di interagire con le periferiche di input e di output Periferiche di input: tastiera, mouse, ecc. Periferiche di output: schermo, stampante, plotter, ecc. Periferiche di input/output:» memorie di massa» schede di rete» porte di comunicazione seriale» ecc...

11 Architettura generale CPU-memoria-I/O Due modelli distinti di collegamento:» Modello a bus unico: su un bus unico sono collegati memoria e sistema di I/O. Modello Memory Mapped I/O.» Modello a bus distinti Modello a bus distinti: due distinti bus fisici, uno per la memoria e l altro per l I/O. Modello Isolated I/O

12 Architettura CPU-memoria-I/O: Bus Unico Il bus di collegamento CPU, Memoria e I/O si suddivide in tre bus componenti:» Bus-dati dati: utilizzato per il trasferimento dei dati;» Bus-indirizzi indirizzi: utilizzato per il trasferimento dell'indirizzo (di memoria o di I/O) dal quale o verso il quale il dato è indirizzato;» Linee di controllo: utilizzate per il trasferimento di informazioni per il controllo (R/W Enable, ack,..). Dati Indirizzi Controllo I/O CPU MEM

13 Architettura generale CPU-memoria-I/O DMA (Direct Memory Access): nei sistemi in cui esiste un collegamento fisico tra interfacce di I/O e memoria è possibile realizzare la tecnica DMA che consente la trasmissione di blocchi di dati direttamente da o verso la memoria. Un tale schema è realizzabile sia in sistemi a bus distinti che a bus unico.

14 Il processore Istruzioni tipiche di un processore:» trasferimento dati memoria-registri» operazioni aritmetico/logiche» istruzioni per il controllo del flusso» trasferimento dati input/output

15 Formato delle istruzioni Un istruzione si compone di: un codice operativo (OPCODE) zero o più operandi Tipi di operandi: operando costante (immediato esplicito o implicito) operando memoria operando registro (esplicito o implicito)

16 Formato delle istruzioni Istruzioni a 0 operandi OPCODE Istruzioni a 1 operando OPCODE OP1 Istruzioni a 2 operandi OPCODE OP1 OP2 Istruzioni a 3 operandi OPCODE OP1 OP2 OP3

17 Formato delle istruzioni Codifica delle istruzioni a lunghezza fissa: variabile: le istruzioni hanno tutte la stessa lunghezza in bit le istruzioni possono essere di lunghezze differenti. Sono possibili diverse relazioni tra la lunghezza dell istruzione e la lunghezza della parola del processore

18 Formato delle istruzioni Codifica delle istruzioni a lunghezza variabile (calcolatore a byte) parola Indirizzo 0 Istruzione 1 Istruzione 2... Istruzione Codifica delle istruzioni a lunghezza fissa (calcolatore a voci) parola Indirizzo 0 Istruzione 1 Istruzione 2... Istruzione

19 Algoritmo fondamentale del processore Inizializzazione Instruction Fetch & Decoding Operand assembly Execute

20 Fase fetch (struttura a voce) 1. BUS :=PC 2. MA:=BUS {MA:=PC} 3. Invia il RE alla memoria, che abilita MB:=M[MA] 4. BUS :=MB 5. D:=BUS {D:=MB} 6. PC:=PC+(numero di byte della word) Ad esempio nei processori a voce, con indirizzamento a byte e lunghezza della parola di 16 bit (accesso in memoria è con parallelismo 16), si ha PC:=PC+1, PC:=PC+2.

21 Fase operand assembly move Modo indir. 03 A codice operativo modo di ind. dell'operando in memoria indirizzo dell'operando registro (uno degli 8 registri generali) indirizzo dell'operando memoria Se il modo di indirizzamento indica indirizzamento indiretto, la semantica dell istruzione è R03 := M[M[A]]

22 Fase operand assembly: esempio move Indiretto 03 A preparazione dell operando 1. carica in MA, attraverso l address BUS, il valore di A 2. invia il RE alla memoria, che pone MB:=M[A] 3. carica in MA, attraverso l address BUS, il valore di MB 4. invia il RE alla memoria, che pone MB:=M[MB]

23 Fase execute Ad esempio, completando l istruzione precedente: 1. BUS :=MB 2. R[RA]:= BUS {registro destinazione:=operando origine}

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