CIRCUITI INTEGRATI ESEMPI: INTEL

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1 CIRCUITI INTEGRATI Costruzione di circuiti (logici e non) su un substrato di silicio. Non solo la parte attiva, ma anche le connessioni tra le porte. Incredibile miglioramento nelle prestazioni, nell affidabilità e nel costo dei circuiti. Costruzione dei circuiti integrati Il circuito è trasportato su maschere fotografiche: molti chip uguali insieme (wafer). Il circuito è, in molti passi, costruito aggiungendo e togliendo materiale in maniera selettiva. Ciascun circuito è staccato dagli altri e provato. Tecnologia oggi Commerciale: dimensioni: bit per chip (memorie) um. 1 ESEMPI: INTEL CHIP DATA MHZ NUMERO DI MEMORIA TRANSISTOR / , / , KB / , KB / ,000 1 MB / ,000 1 MB / , MB / ,000 4 GB / M 4 GB Pentium 3/ M 4 GB Pentium 3/ M 4 GB Pro Pentium II 5/ M 4 GB um. 2

2 Fattori che limitano i miglioramenti della densità. Litografia il problema è il costo, non la fattibilità: i dettagli non possono essere molto più piccoli della lunghezza d onda della luce usata 0.19 micron è il limite inferiore se si usa luce si può arrivare a dimensioni inferiori usando i raggi x: difficili da mettere a fuoco; costosi. Leggi fondamentali della fisica Ci deve essere un numero sufficiente di elettroni perché un circuito possa funzionare; questo limite è stimato tra 0.1 micron e 0.05 micron. Energia elettrica Fornire energia e rimuovere calore; ma maggiore è l integrazione minore è il voltaggio e la dissipazione: forse questo non sarà un problema. um. 3 Lo porte non sono prodotte o vendute individualmente, ma in unità chiamate circuiti integrati, IC (Integrated Circuit) o chip. I chip hanno un ritardo di porta (gate delay) finito che dipende dal tipo di tecnologia. Comprende sia il tempo di propagazione del segnale nel chip sia il tempo di commutazione (switching), lo stato dell arte commerciale è un ritardo intorno al nano secondo (10-9 ). um. 4

3 CLASSIFICAZIONE SSI (Small Scale Integration) Integrati con complessità inferiore alla decina di porte elementari: non più usati. MSI (Medium Scale Integration) Integrati con complessità compresa tra 10 e 100 porte elementari: usati solo in prodotti a bassissima integrazione e costo. LSI (Large Scale Integration) Integrati con complessità compresa tra 100 e porte elementari: usati in prodotti molto semplici. VLSI (very Large Scale Integration) Integrati con complessità maggiore di porte elementari: gran parte dei componenti di un calcolatore moderno. um. 5 PACKAGE I circuiti integrati sono montati in contenitori (package ) rettangolari di plastica o di ceramica. I package con due file di piedini all esterno sono chiamati in gergo tecnico DIP (Dual Inline Packages). I componenti con molte porte devono contenere circuiti complessi con il minimo numero di connessioni esterne. Il package solitamente ha una tacca vicino al pin 1 per indicare l orientamento. um. 6

4 Package a 787 piedini di SPARC (Sun) um. 7 CIRCUITI COMBINATORI Saranno usati come blocchi per costruire un calcolatore vero e proprio. Sono disponibili commercialmente. Un circuito dove il valore dei segnali di uscita della rete al tempo t dipendono solo dal valore dei segnali d ingresso al tempo (t d) dove d è il ritardo della rete: è chiamato circuito combinatorio, non ha memoria! um. 8

5 È un circuito con 2 n dati di input, un dato di output e n input di controllo che selezionano uno dei dati di input. L input selezionato è inviato all output. In figura ci sono 8 input e 3 linee di controllo A, B e C. DEMULTIPLEXER Invia il segnale di input ad uno di 2 n output, a seconda dei valori delle n linee di controllo. MULTIPLEXER um. 9 Prende un numero di n bit come input e lo usa per selezionare (a 1) una delle 2 n linee di output. In figura ci sono 3 input A, B e C, una delle 8 linee di output (D 0.. D 7 ) è a 1, il resto è a 0. DECODER um. 10

6 Paragona due parole d input. In figura ci sono 2 input A e B, ognuno di 4 bit e produce 1 se gli input sono uguali e 0 se non sono uguali. COMPARATORI um. 11 CIRCUITI ARITMETICI Shifter In figura ci sono 8 bit di input (D 0.. D 7 ). L output, che è l input spostato di 1 bit, è disponibile su (S 0.. S 7 ). La linea di controllo C determina la direzione dello spostamento 0 verso sinistra e 1 verso destra. um. 12

7 SOMMATORI Mezzo Sommatore (Half Adder) Adatto al calcolo dei bit meno significativi della somma di due word a più bit, non funziona per un bit che si trova in mezzo alla word. um. 13 Sommatore completo (Full Adder) È composto da due mezzi sommatori che generano sia la somma sia i bit di riporto. Sommatore con riporto in serie (Ripple Carry Adder) Per due word di 8 bit, si replica il circuito 8 volte. Il carry out di un bit si usa come carry in del suo vicino di sinistra. Il carry in del bit più a destra è collegato a 0. Problema L addizione non si può completare finché il carry non si è propagato da destra verso sinistra. um. 14

8 ALU da 1 bit (bit slice) Calcola: a AND b a OR b b a + b um. 15 ALU da 8 bit Composta da 8 ALU da 1 bit. Il segnale INC incrementa il risultato, in altre parole aggiunge 1. um. 16

9 CLOCK Segnale periodico che permette la sincronizzazione. Frequenza: numero di volte che il segnale torna allo stesso valore, misurata in Hz (Hertz) Periodo o tempo di ciclo: tempo tra due ritorni del segnale allo stesso valore, si misura in secondi. Inverso della frequenza: T = 1/F, F = 1/T I clock sono simmetrici: il tempo passato in uno stato alto è uguale al tempo passato in uno stato basso. A cosa serve? A far avanzare i circuiti logici alternando momenti di calcolo a momenti di memorizzazione del risultato. In un elaboratore possono accadere molte cose durante un singolo ciclo di clock: se questi eventi devono accadere in ordine specifico il ciclo di clock deve essere diviso in sotto cicli. um. 17 È possibile connettersi alla linea del clock principale e inserire un circuito contenente un ritardo conosciuto. Clock spostato di fase. Esempio Fronte di salita di C1 Fronte di discesa di C1 Fronte di salita di C2 Fronte di discesa di C2 Si associano eventi diversi ai vari fronti. um. 18

10 MEMORIA Le porte logiche da sole possono solo calcolare funzioni logiche, ma non possono memorizzare i risultati. Per memorizzare i risultati (in assenza dei valori d ingresso che li hanno generati) bisogna che ci sia un qualche meccanismo di mantenimento dell informazione. I circuiti la cui uscita dipende anche da valori di uscita precedenti si chiamano sequenziali e contengono elementi di memoria. Questi circuiti hanno una parte combinatoria e una parte di memoria. Gran parte dei circuiti in un calcolatore sono circuiti sequenziali. um. 19 LATCH SR (a) Latch NOR (2 porte) nello stato 0 e nello stato 1. Gli output del latch non sono determinati solo dagli input del momento. Due input: S (Setting) per fissare il latch e R (Resetting) per azzerarlo. Due output: Q e Q. um. 20

11 LATCH SR SINCRONIZZATO A volte conviene impedire al latch di cambiare stato tranne in certi momenti specifici. È stato aggiunto un input: il clock che solitamente è sempre 0. um. 21 LATCH DI TIPO D SINCRONIZZATO Per impedire la situazione dei latch di tipo SR (S=R=1), si è progettato un circuito latch con un solo input D. um. 22

12 FLIP-FLOP Nei flip-flop la transizione di stato non accade se il clock è 1, ma durante la transizione da 0 a 1 (fronte di salita) oppure da 1 a 0 (fronte di discesa). Un flip-flop è azionato dal fronte (edge triggered), mentre un latch è azionato dal livello (level triggered). FLIP-FLOP D um parole di 3 bit 8 linee d input 3 dati I 0 I 1 I 2 2 indirizzo A 0 A 1 3 controllo CS Chip Select (1) RD Read (1) Write (0) OE Output Enable MEMORIA 4 X 3 3 linee di output D 0 D 1 D 2 um. 24

13 Chip per implementare memorie um. 25 STRUTTURA DI UNA DRAM Vantaggi e svantaggi: Contro: Ritardo di accesso; Accesso a due passi (R e C); demux rinfresco. Pro: Pochi pin; address Effetto cache. storage matrix e.g. 64 X 64 full row readout mux/demux single bit I/O um. 26

14 TIPI DI RAM E ROM Ogni bit di una DRAM deve essere rinfrescato. Tipo Categoria Modalità di Cancellazione Volatile Usi tipici cancella zione byte SRAM Read/write Elettrica Sì Si Livello 2 di cache DRAM Read/write Elettrica Sì Si Memoria principale ROM Read-only No No No Grandi volumi PROM Read-only No No No Piccoli volumi EPROM Readmostly Luce No No Prototipaggio ultravioletta EEPROM Readmostly Elettrica Sì No Prototipaggio Flash Read/write Elettrica No No Film per macchine fotografiche digitali um. 27 TENDENZE TECNOLOGICHE Capacità Velocità (latenza) Logica: 2x in 3 anni 2x in 3 anni DRAM: 4x in 3 anni 2x in 10 anni Dischi: 4x in 3 anni 2x in 10 anni DRAM Anno Size Cycle Time KB 240 ns KB 210 ns :1! 1 MB 170 ns MB 120 ns. 2:1! MB 60 ns um. 28

15 PROBLEMA REALE? Differenza di prestazioni tra processore e DRAM (latenza) Prestazioni µproc CPU 60%/anno. Legge di Moore (2X/1.5 anni) Processore-memoria Performance Gap: (cresce 50%/anno) DRAM Anno DRAM 9%/anno. (2X/10 anni) um. 29 SISTEMA DI MEMORIA GERARCHIZZATO Velocità: molto veloce Dimensioni: molto piccola Costo: molto costosa Livelli alti Meno veloce Molto grande Poco costosa Livelli bassi Processor e Datapath Control Registers On-Chip Cache Second Level Cache (SRAM) Main memoria (DRAM) Secondary Storage (Disk) Tertiary Storage (Disk) velocità (ns): Dimenzioni (10 ms) (bytes): 100 K M G (10 sec) T um. 30

16 TECNOLOGIA Accesso casuale: tempo di accesso quasi uguale a tutte le locazioni. DRAM Alta densità, poco costosa, densa, lenta. Deve essere rinfrescata periodicamente. SRAM Bassa densità, alta potenza, costosa, veloce. Il contenuto non deve essere rinfrescato. Accesso quasi casuale: il tempo di accesso varia da locazione a locazione esempi: Dischi, CD-ROM Accesso sequenziale: il tempo di accesso dipende dalla posizione (nastri). um. 31 ORGANIZZAZIONE DELLE DRAM bit (data) lines r o w d e c o d e r RAM Cell Array Each intersection represents a 1-T DRAM Cell word (row) select row address Column Selector & I/O Circuits data Column Address L indirizzo di colonna e riga insieme selezionano un bit um. 32

17 SISTEMI DI MEMORIA indirizzo n Controllore n/2 DRAM 2^n x 1 chip w AL BUS T accesso = T cycle + T controller + T driver um. 33 STRUTTURE DI MEMORIA Semplice: CPU, cache, bus hanno la stessa larghezza (32 bit) Larga: CPU/cache, una word Cache/memoria N word ad esempio: 64 bit & 256 bit Interleaved: CPU, cache, bus una word: memoria N Moduli (ad esempio 4 moduli e l accesso è possibile in parallelo a ciascuno dei moduli) Indirizzi sequenziali vanno a memorie diverse! um. 34

18 INTERLEAVING Senza interleaving: CPU memoria D1 available Start Access for D1 Start Access for D2 Con 4-way Interleaving: CPU Accesso Ban k 0 Accesso Ban k 1 Accesso Ban k 2 Accesso Ban k 3 Si può acced ere di nuovo a 0 memoria Bank 0 memoria Bank 1 memoria Bank 2 memoria Bank 3 um. 35 CYCLE TIME VS. ACCESS TIME Cycle Time Access Time Time Il tempo di accesso e quello di ciclo non coincidono necessariamente. um. 36

19 IL NUMERO DI DRAM /SISTEMA DIMINUISCE NEL TEMPO Minimum PC memoria Size 4 MB 8 MB 16 MB 32 MB 64 MB 128 MB 256 MB DRAM Ge neration MB 4 MB 16 MB 64 MB 256 MB 1 GB um. 37 DRAM: SITUAZIONE ECONOMICA DRAM sono commodities Grande volume, basso profitto, progetto conservativo. Poche innovazioni rispetto ai processori (in 20 anni: page mode, EDO, SDRAM, ) Sempre meno DRAM per sistema Crescita bit/chip DRAM : 50%-60%/anno Crescita delle dimensioni del software (33%/anno per NT) um. 38

20 CPU L unità di controllo: legge le istruzioni dalla memoria centrale e ne determina il tipo, genera i segnali di controllo. L unità aritmetico logica: esegue le operazioni aritmetiche e logiche necessarie per l esecuzione delle istruzioni. I registri: elementi di memoria interni alla CPU usati per dati e risultati temporanei e informazioni di controllo. Il valore massimo memorizzabile è determinato dalle dimensioni del registro. R/W su registro sono molto veloci. Esistono registri di uso generico e registri specifici. um. 39 Tutte le CPU moderne sono raccolte in un unico chip. Ogni chip di CPU è dotato di un insieme di piedini (piedinatura), attraverso i quali deve avvenire tutta la comunicazione fra il chip e il mondo esterno: insieme di fili paralleli chiamati bus. Ossia mandando segnali sui piedini o ricevendo segnali dai piedini. Ciascun gruppo di piedini è preposto a specifiche funzioni. um. 40

21 La piedinatura Consta di sette gruppi di piedini, a seconda delle loro funzioni. 1. Indirizzamento (32, 64): prestazioni! 2. Trasferimento dati (16, 32, 64): prestazioni! 3. Abilitazione. 4. Controllo: bus, arbitraggio, interrupt, coprocessore, varie. 5. Alimentazione (3,3 V 5 V). 6. Massa. 7. Clock. um. 41 I piedini di abilitazione trasmettono alla CPU i segnali che ne permettono il funzionamento. I piedini d indirizzamento sono collegati agli analoghi piedini della memoria; la CPU trasmette su di essi l indirizzo della parola che intende leggere o scrivere. Tale comando è trasmesso dalla CPU alla memoria attraverso i piedini di controllo. I dati sono ricevuti o inviati attraverso i piedini per il trasferimento dati. um. 42

22 La piedinatura di controllo Controllo del bus: per controllare il resto del sistema (esempio, richieste di lettura/scrittura). Arbitraggio del bus: per regolare il traffico sul bus (esempio, impedirne uso da parte di due dispositivi). Interrupt: per gestire dispositivi di I/O (esempio, una stampante comunica di aver terminato una stampa). Coprocessore: per gestire coprocessori (esempio, coprocessori matematici, grafici, di I/O, ). Vari segnali: esempio, stato della CPU, inizializzazione, compatibilita con certi I/O, um. 43 um. 44

23 BUS È un insieme di linee elettriche, ciascuna delle quali collega un piedino di un gruppo di dispositivi. Se ogni dispositivo ha 50 piedini, un bus che li collega è un insieme di 50 linee. La linea uno collega i piedini numero uno di tutti i dispositivi, la linea due collega i piedini numero due, e così via fino alla linea 50. Su una linea non può viaggiare più di un segnale! I bus si possono dividere in due categorie. Interno alla CPU, trasporta dati verso e dalla ALU. Esterno: bus tra CPU e memoria, bus per i dispositivi di I/O. Per permettere a schede fornite da terzi di attaccarsi al bus di sistema, ci devono essere delle regole ben precise cui devono attenersi tutti dispositivi che vi sono collegati: protocollo del bus. Inoltre, si deve disporre di specifiche meccaniche ed elettriche. um. 45 PC/XT (8086, 8088), ISA (80286 PC/AT), EISA (80386), Microchannel (PS/2), PCI, SCSI, Nubus (Macintosh), USB, Per mandare un segnale su una linea del bus, un dispositivo mette un voltaggio alto su quella linea, il segnale si trasmette sulla linea e può essere ricevuto da tutti gli altri dispositivi collegati al bus: in termini logici, esso è uno. Un protocollo del bus regola la trasmissione/ricezione. um. 46

24 Master e Slave Se un dispositivo è capace d iniziare un trasferimento dati, si chiama master, altrimenti si chiama slave. Quindi uno slave opera solo su comando di un master. Alcuni dispositivi sono sia master che slave. MASTER SLAVE ESEMPIO CPU Memoria Fetch d istruzioni e dati CPU Dispositivo di I/O Inizio di un operazione di I/O CPU Coprocessore CPU dà istruzioni al coprocess. I/O Memoria DMA (Direct Memory Access) Coprocessore CPU Copr. legge operandi dalla CPU um. 47 I segnali generati dai dispositivi non sono abbastanza forti per pilotare il bus: perché è lungo o ci sono molti dispositivi. Allora specifici chip sono posti tra un dispositivo e un bus per migliorare le prestazioni (amplificando o captando segnali). Bus driver: per dispositivi master. Bus receiver: per dispositivi slave. Bus transceiver: per dispositivi sia master che slave. Driver e transceiver garantiscono che un segnale sia spedito su una linea solo se non ne era presente un altro. um. 48

25 Scaricamento del bus Quando un segnale ha attraversato una linea di un bus, la linea deve essere liberata dal segnale, mediante un resistore, che provoca una resistenza sulla linea. Problema: come calcolare la resistenza giusta? Si calcola approssimativamente perché parte non quantificabile del segnale è assorbita dalle connessioni alla linea. Resistenza eccessiva: il segnale non si stabilizza su tutta la linea. Resistenza insufficiente: permane un segnale di rimbalzo sulla linea. Diminuire la frequenza di trasmissione, ossia il numero di segnali trasmessi nell unità di tempo. Se un segnale si stabilizza sulla linea in tempo x, si attende tempo, per esempio, 5x affinché il segnale di rimbalzo decada naturalmente; quindi si potrà trasmettere un nuovo segnale. Ovviamente diminuiscono le prestazioni ma anche i costi! um. 49 Larghezza del bus Il numero di linee di un bus è detto larghezza del bus, ed è direttamente proporzionale alle prestazioni. Per esempio, se n linee sono dedicate all indirizzamento, si possono indirizzare 2 n locazioni di memoria. Ovviamente, la larghezza è anche direttamente proporzionale ai costi: compromesso! Due modi per aumentare la larghezza di banda dei dati di un bus. Diminuire la durata del ciclo di bus (più trasferimenti/sec): difficile perché i segnali di linee diverse si muovono a velocità diverse (bus skew) ed incompatibilità con i modelli precedenti. Aumentare la larghezza del bus di dati (più bit/trasferimento): approccio più diffuso. Il multiplexed bus prevede l utilizzo interlacciato delle medesime linee sia per l indirizzamento che per il trasferimento dei dati, si risparmia fili e complessità di cablaggio, ma si perde tempo, il circuito è più complicato e si riducono prestazioni e costi. um. 50

26 Dimensioni d indirizzi e dati in rapporto alle prestazioni e al costo = 1 MB 2 24 = 16 MB 2 32 = 4 GB um. 51 Sincronismo dei bus I bus si possono dividere in due categorie. 1. Un bus sincrono ha una linea pilotata da un oscillatore. Il segnale su questa linea è un onda quadra (5 100 MHz): è il clock del bus. Quindi un ciclo di clock del bus, ciclo del bus, ha lunghezza fissata. Inoltre, tutti i dispositivi devono utilizzare il bus per un numero intero di cicli del bus. 2. Il bus asincrono non è dotato di un clock principale. I cicli del bus possono essere della lunghezza necessaria e non devono essere uguali per tutti i dispositivi. um. 52

27 Bus sincrono Vantaggi Semplice utilizzo grazie alla discretizzazione indotta dai cicli di clock, tutto funziona in multipli del clock del bus. Svantaggi Difficile sfruttare al 100% le prestazioni di tutti i dispositivi. Difficile avvantaggiarsi di piccoli miglioramenti prestazionali dei dispositivi che lo utilizzano. Prestazioni globali determinate da quelle del dispositivo più lento che lo utilizza. Esistono per lo più bus sincroni: sono più facili da costruire. um. 53 ESEMPIO di bus sincrono Clock: 40 MHz. Ciclo del bus: 25 nsec. La lettura dalla memoria richiede 40 nsec dal momento in cui l indirizzo è stabile: 3 cicli di bus per leggere una parola. Segnale attivo quando basso. um. 54

28 Bus asincrono Vantaggi Semplicità strutturale: non esiste clock del bus. Ottime prestazioni globali: massimo sfruttamento delle prestazioni di ciascun dispositivo afferente. Svantaggi Difficoltà implementativa: driver e receiver dei dispositivi devono gestire MSYN (Master SYNchronization) e SSYN (Slave SYNchronization). Realizzazione globalmente più complicata dei bus sincroni. um. 55 ESEMPIO di bus asincrono um. 56

29 Arbitraggio dei bus Ovviamente, un solo dispositivo può utilizzare il bus ad un dato istante! E se più dispositivi lo richiedono ad uno stesso istante? Arbitraggio centralizzato: dais y chaining Un dispositivo chiamato arbitro del bus è preposto alla gestione del bus, concedendo accesso al bus ad un solo dispositivo per volta. La linea di richiesta è wired-or: trasporta un segnale alto se e solo se qualche dispositivo richiede il bus. Se c è una richiesta, l arbitro emette segnale alto sulla linea di assegnamento (grant). Se c è un assegnamento, il primo dispositivo prende controllo del bus qualora avesse fatto richiesta; quindi blocca il segnale di assegnamento, altrimenti lo trasmette sulla linea; il secondo dispositivo Dispositivi fisicamente più vicini all arbitro hanno priorità. um. 57 Arbitraggio centralizzato: dais y chaining con livelli di priorità Esiste una linea di richiesta e una di assegnamento per ciascun livello di priorità. Richiesta/assegnamento per ogni livello funzionano come daisy chaining. Se ci sono richieste a più livelli di priorità, l arbitro invia un assegnamento sulla linea con priorità massima. I livelli tentano di superare i limiti della disposizione fisica. um. 58

30 um. 59 Arbitraggio distribuito Non esiste arbitro del bus; i vari dispositivi regolano da soli l accesso esclusivo al bus. Se un dispositivo desidera il bus, manda una richiesta. Se non c è un segnale sulla linea d impegno (busy), ma c è sulla linea di assegnamento, il dispositivo prende il controllo del bus; quindi blocca assegnamento e richiesta, e manda impegno. Se c è un segnale d impegno e uno di assegnamento, il dispositivo blocca comunque il segnale di assegnamento. La linea di richiesta non è indispensabile: informa i vari dispositivi di richieste in attesa. um. 60

31 Trasferimento di blocchi Quando s inizia la lettura di un blocco il master indica allo slave quanto parole vanno trasferite. Il master setta un segnale BLOCK sull apposita linea. Invece di ritornare una parola, lo slave invia una parola durante ogni ciclo finché il numero si è esaurito. Pratica comune in caso di lettura dalla cache: si legge tutta la linea, per esempio 16 parole di 32 bit.. Bus per multiprocessori Più CPU potrebbero richiedere il bus contemporaneamente, per esempio per accedere alla memoria. Per fare questo, la memoria potrebbe avere una variabile: 0 se nessuno sta accedendo alla memoria, 1 altrimenti. Prima di accedere alla memoria, una CPU dovrebbe metterla a 1. E se due CPU lo fanno contemporaneamente? Esiste il ciclo read-modify-write che permette a una CPU di leggere una parola, modificarla e riscriverla senza mai rilasciare il bus. um. 61 Un altro tipo importante di ciclo di bus serve a gestire gli Interrupt Quando un dispositivo di I/O termina, invia un interrupt alla CPU. Ogni interrupt richiede il bus, e potrebbero esserci più interrupt contemporaneamente: stesso problema di arbitraggio! Soluzione più comune: si assegna una priorità ai vari interrupt, e si usa un apposito arbitro centralizzato per sequenzializzarli. Un diffuso arbitro per interrupt è il chip INTEL PPI (Programmable Interrupt Controller) 8259A. um. 62

32 INTEL PPI 8259A Accetta interrupt da al più otto controllori di I/O. Se ci sono interrupt, invia un segnale su INT alla CPU. Se la CPU può gestire un interrupt, manda un segnale su INTA. Sceglie un interrupt e invia alla CPU sulla linea dati l identificativo del corrispondente dispositivo di I/O. Mediante l identificativo, la CPU trova sul vettore d interrupt l indirizzo della procedura per gestire quel dispositivo. um. 63 CHIP DI I/O UART (Universal Asynchronous Receiver Transmitter) È un chip che legge un byte dal bus dei dati e lo invia su una linea seriale un bit per volta, oppure leggere dati dalla linea seriale. USART (U Synchronous ART) Gestisce trasmissioni sincrone e asincrone. PPI (Programmable Peripheral Interface) linee di I/O: tre porte chiamate A, B e C. Programmato in due gruppi (A e B) da dodici linee, in tre modi operativi (modo 0, 1 e 2). A bordo del PC: 60H Port A 61H Port B 62H Port C 63H Control word um. 64

33 Esempio d interconnessione tra bus (CPU) e periferica (PPI 8255A). um. 65

34 UBERTINI MASSIMO Dip. Informatica Industriale I.T.I.S. "Giacomo Fauser" Via Ricci, Novara Italy tel fax

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