Confronto fra bus sincrono e bus asincrono: esempio.

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1 Banda massima di trasmissione la quantità di dati che può essere trasferita in una unità di tempo oppure il numero di operazioni di I/O che possono essere eseguite in una unità di tempo Confronto fra bus sincrono e bus asincrono: esempio. Consideriamo un bus sincrono con durata ciclo di clock di 50 ns, tempo di trasmissione su bus: 1 ciclo di clock; ed un bus asincrono che richiede 40 ns. per ogni handshake Supponiamo che le linee dati in entrambi i bus siano di 32 bit e che il tempo per leggere una parola dalla memoria sia 200 ns. Vogliamo calcolare la banda massima di trasmissione per la lettura di una parola dalla memoria ad un altro dispositivo. Bus sincrono. Per ogni parola il bus sincrono deve - inviare l indirizzo su bus: 50 ns; - leggere la parola dalla memoria: 200 ns; - inviare i dati al dispositivo: 50 ns. Possono essere trasferiti 4 byte ogni 300 ns. La banda massima di trasmissione è quindi di: 4 byte 4 MB = = 13.3 MB al sec. 300 ns. 0.3 sec

2 Bus asincrono. Ci sono sette passi da compiere ed ogni passo richiede 40 ns per un totale di 280 ns. In più si deve leggere la memoria. Poiché = 480 è maggiore di 300, il bus asincrono potrebbe avere un comportamento molto peggiore di quello sincrono se non fosse che l operazione di lettura dalla memoria può sovrapporsi ad alcuni passi. Essa infatti può iniziare dopo il primo passo (appena la memoria riceve l indirizzo) ed è sufficiente che termini prima del passo 5 (prima che il dispositivo inizi la lettura). Tempo richiesto per la trasmissione di una parola: passo 1: passi : max (120 ns, 200 ns) = passi : 40 ns 200 ns 120 ns Possono essere trasferiti 4 byte ogni 360 ns. La banda massima di trasmissione è quindi di: 4 byte 4 MB = = 11.1 MB al sec. 360 ns sec

3 Altri fattori che influenzano la banda massima di trasmissione: - ampiezza linee dati (più bit possono passare contemporaneamente, maggiore è la banda di trasmissione); - separazione o meno tra linee dati e linee per gli indirizzi (la separazione permette la trasmissione contemporanea di dati ed indirizzi); - trasferimento a blocchi: trasferimento di parole multiple senza rilascio del bus tra una parola e la successiva. Confronto fra due diversi tipi di bus sincroni: esempio. Consideriamo le seguenti caratteristiche: - Un bus sincrono di 64 bit trasferibili in 1 ciclo di clock con un clock di 200 MHz. (N.B. durata ciclo = 5 ns) - Trasferimento dell indirizzo in 1 ciclo di clock. - Due cicli di clock necessari tra ogni operazione di bus. - Un tempo di accesso alla memoria di 200 ns per le prime 4 parole e di 20 ns per ogni altro blocco di 4 parole successivo al primo. - Supponiamo inoltre che sia possibile sovrapporre un segnale di lettura delle prossime 4 parole al trasferimento delle 4 parole richieste precedentemente. Consideriamo due tipi di trasferimento a blocchi (bus e memoria): 1. 4 parole di 32 bit parole di 32 bit Si vuole trovare la banda massima di trasmissione per una lettura di 256 parole nei due tipi di trasferimento.

4 Blocchi di 4 parole: Per ogni blocco servono: - 1 ciclo di clock per l invio dell indirizzo; ns/5 ns = 40 cicli di clock per leggere la memoria; - 1 ciclo di clock per trasferire i 64 bit delle prime due parole; - 2 cicli di clock (ipotesi del problema) prima del prossimo trasferimento; - 1 ciclo di clock per trasferire i 64 bit delle altre due parole; Totale per il trasferimento di un singolo blocco: 45 cicli Totale trasmissione dei (256/4=) 64 blocchi: = 2880 cicli. Banda massima di trasmissione: byte 1024 byte byte = = = 71.1 MB/sec ns ns 10-9 sec Blocchi di 16 parole Per ogni blocco servono prima approssimazione: - 1 ciclo di clock per l invio dell indirizzo; ns/5 ns = 40 cicli di clock per leggere le prime 4 parole; - 20 ns/5ns 3 = 12 cicli di clock per leggere le altre 12 parole; - 8 cicli di clock per gli 8 trasferimenti di 64 bit; - 14 cicli di clock per le pause tra due trasferimenti su bus; Totale per ogni blocco = 75 cicli

5 In realtà, l ipotesi di poter sovrapporre un segnale di lettura delle prossime 4 parole al trasferimento delle 4 parole richieste precedentemente diminuisce i cicli necessari. Infatti in questo caso, dopo aver letto le prime 4 parole si deve ripetere quattro volte l'invio delle 4 parole lette precedentemente e la contemporanea lettura delle successive. Questo richiede 4 cicli di clock per - trasferire i 64 bit delle prime due parole lette precedentemente (1 ciclo di clock); - pausa trasferimento (2 cicli); - trasferire i 64 bit delle altre due parole lette precedentemente (1 ciclo); e contemporaneamente (stessi 4 cicli) - leggere 4 parole. N.B. le ultime 4 parole lette non verranno trasmesse In totale: - 1 ciclo di clock per l invio dell indirizzo; - 40 cicli di clock per leggere la prime 4 parole; - 16 cicli per ripetere 4 volte l'operazione di trasferimento e lettura. Totale per ogni blocco = 57 cicli Totale trasmissione (256/16=16 blocchi) = = 912 cicli. Banda massima di trasmissione byte 1024 byte byte = = = MB/sec ns 4560 ns 10-9 secs

6 Accesso al bus E' evidente che, se si vuole evitare il caos, l accesso al bus debba essere regolato quando più dispositivi desiderano utilizzare lo stesso bus per comunicazioni diverse. Si definisce bus master (padrone del bus) il dispositivo che in un dato momento può dar il via per un trasferimento. Lo schema più semplice di regolamentazione è quella che prevede un singolo bus master (padrone del bus) a cui devono essere inoltrate tutte le richieste di accesso al bus. Il processore è sempre un bus master. Quando c è un solo bus master questo è il processore che deve essere infatti sempre in grado di iniziare una lettura dalla memoria. Avere un unico bus master comporta quindi un notevole appesantimento per la CPU che deve gestire tutti i trasferimenti. L' alternativa è quella di avere più bus master, ciascuno con la capacità di iniziare trasferimenti ma, se si vuole evitare il caos, devono esserci delle regole per stabilire, di volta in volta, chi è il bus master in carica. Sono le regole per l arbitraggio del bus.

7 Arbitraggio Uno schema di arbitraggio deve innanzi tutto stabilire i criteri per la concessione dell utilizzo del bus, oltre che gestire le richieste di utilizzo e le segnalazioni di rilascio del bus. I criteri per la concessione del bus dovrebbero conciliare i seguenti due requisiti: - Ogni dispositivo ha una priorità di bus: dispositivi con priorità maggiore devono accedere prima al bus. - Ogni richiesta di utilizzo del bus dovrebbe essere prima o poi soddisfatta. (Proprietà di fairness) Nella scelta di uno schema di arbitraggio è importante anche il fattore tempo; l obiettivo per gli schemi più sofisticati è quello di riuscire a sovrapporre i tempi per l arbitraggio ai tempi di trasferimento. In ogni caso l arbitraggio non deve sovraccaricare troppo il sistema. Vi sono 4 principali classi di arbitraggio: arbitraggio a festone (daisy chain arbitration); arbitraggio centralizzato e parallelo; arbitraggio distribuito per autoselezione; arbitraggio distribuito con rilevamento delle collisioni

8 Arbitraggio a festone (daisy chain arbitration) In questo schema la linea di concessione del bus passa attraverso tutti i dispositivi, attraversando prima quelli a priorità maggiore (cioè i dispositivi con maggiore priorità saranno i più vicini all arbitro, più si abbassa la priorità più saranno fisicamente lontani). priorità maggiore Disp. I/O Disp. I/O priorità minore Disp. I/O Arbitro linea di concessione (bus grant) Un dispositivo di che desidera accedere al bus e che riceve il segnale di concessione, lo intercetta e diventa bus master. Un dispositivo che ha inoltrato una richiesta di bus può avere la concessione solo se tutti quelli che lo precedono nell ordine di priorità NON desiderano accedere al bus. NON è un arbitraggio fair (equo).

9 Quando un dispositivo ha terminato la comunicazione, invia un segnale all arbitro che riattiva il segnale di grant (concessione) se ha delle richieste di utilizzo di bus. Disp. I/O Disp. I/O Disp. I/O Arbitro rilascio richiesta Un dispositivo che vuole accedere al bus con questo schema segue il seguente protocollo: 1. invia un segnale sulla linea di richiesta; 2. aspetta che il segnale sulla linea di concessione passi da basso ad alto; 3. intercetta il grant e disasserisce il segnale di richiesta; 4. usa il bus; 5. alla fine segnala il rilascio del bus. Un semplice accorgimento per aumentare la fairness è quello che vieta di concedere il bus allo stesso dispositivo se non dopo che il segnale di richiesta si è abbassato. In questo modo, se vi sono altri dispositivi in attesa, questi possono utilizzare il bus.

10 Arbitraggio centralizzato e parallelo I dispositivi inviano indipendentemente, su linee separate, le richieste ad un arbitro centralizzato. Disp I/O Disp I/O Arbitro Disp I/O L arbitro sceglie, tra i dispositivi che hanno fatto richiesta quello a cui concedere il bus che diventerà il bus master. Il bus generico di sistema (backplane) PCI utilizzato in moltissimi personal computer - usa uno schema ad arbitraggio centralizzato. Lo svantaggio di questo schema deriva dal fatto che l arbitro, che deve gestire tutte le richieste, può diventare il collo di bottiglia del sistema.

11 Arbitraggio distribuito per autoselezione Ogni dispositivo che desidera utilizzare il bus invia sul bus la propria richiesta etichettandola con il proprio codice. Analizzando i segnali di richiesta, ogni dispositivo è in grado di stabilire quale è il richiedente con priorità più elevata. Quindi, senza bisogno di altri arbitri, è in grado di decidere indipendentemente se ha il diritto di accesso al bus o no. Arbitraggio distribuito con rilevamento delle collisioni Come nello schema precedente, ogni dispositivo invia una richiesta indipendente. Se vi è una sola richiesta, questa viene soddisfatta. Se vi sono più richieste si verifica una collisione. Solo quando viene rilevata una collisione viene usato uno schema per stabilire quale tra i richiedenti ha il diritto di utilizzare il bus.

12 Invio dei comandi ai dispositivi di I/O Per inviare un comando ad un particolare dispositivo di I/O il processore deve aver un modo per rivolgersi a quel dispositivo (ovvero indirizzare il dispositivo), ed inviare dei comandi. Vi sono principalmente due metodi di indirizzamento di un dispositivo: istruzioni speciali di I/O: definiscono il comando e permettono di identificare il dispositivo. indirizzi speciali di memoria (memory-mapped I/O): alcuni indirizzi di memoria vengono riservati per la comunicazione con i dispositivi di I/O ed utilizzati per inviare comandi. Un indirizzo individua sia l identità del dispositivo sia il tipo di trasmissione tra il processore ed il dispositivo Per soddisfare una richiesta di lettura o scrittura sono generalmente richieste più operazioni di I/O. Un possibile scenario di comunicazione con una stampante è il seguente.

13 La stampante ha due registri di I/O, uno per trasmettere informazioni sullo stato (Registro di Stato), l altro per trasmettere i dati. Il Registro di Stato contiene un bit di fine operazione (done), che viene attivato dalla stampante quando ha terminato la stampa di un carattere, e un bit di segnalazione di errore, che viene attivato in caso di malfunzionamento della stampante (es: paper jam o fine carta) Nel Registro dei Dati viene inserito (dal processore) ogni byte che deve essere stampato. Prima di inserire il byte successivo il processore deve attendere che la stampante attivi il bit di fine operazione e controllare che non ci siano stati errori. Questo significa che il processore deve controllare il registro di stato della stampante; ogni controllo è un accesso al dispositivo di I/O. La stampante comunica con il processore tramite il Registro di Stato. E compito del processore controllare periodicamente tale registro e decidere la successiva azione da compiere. Il controllo periodico del Registro di Stato è detto polling.

14 Il controllo periodico (polling) effettuato dal processore sullo stato di un dispositivo può essere (per il processore) estremamente gravoso. Esempio. Supponiamo che ogni operazione di controllo richieda 400 cicli di clock e che il clock abbia una frequenza di 500 MHz. Consideriamo tre dispositivi di I/O con caratteristiche diverse e calcoliamo la frazione di tempo di CPU spesa per il controllo periodico. Assumiamo che i dispositivi siano quasi sempre occupati e che il controllo sia abbastanza frequente da non perdere dati. I dispositivi sono: Un mouse, che deve essere controllato 30 volte al secondo per non perdere alcun movimento. Un floppy disk che trasferisce blocchi di 16 bit con una frequenza di trasferimento di 50 KB/sec. Un hard disk che trasferisce blocchi di 4 parole con una frequenza di trasferimento di 4 MB/sec. Mouse Dovendo essere controllato 30 volte al secondo con un costo di 400 cicli ogni volta, abbiamo che cicli ogni secondo vengono dedicati all operazione di controllo dello stato. Con la frequenza di 500MHz, cicli al secondo costituiscono una percentuale molto bassa dello % / =

15 Floppy disk Con un dispositivo più veloce, il controllo deve essere molto più frequente se non vogliamo perdere dati. Per calcolare tale frequenza dobbiamo calcolare quanti trasferimenti vengono fatti al secondo. Questo si ottiene calcolando il rapporto tra la frequenza del trasferimento ed i byte (16 bit = 2 byte) che possono transitare in un trasferimento. 50 KB/sec = 25 K trasf/sec 2 byte/trasf Pertanto ci vogliono 25 K 400 = K cicli di controllo al secondo. Con la frequenza di 500MHz, cicli al secondo costituiscono una percentuale del 2 % / = 0.02

16 Hard disk Con un dispositivi veloce come un hard disk che trasferisce 4 MB al secondo, il numero di trasferimenti di 4 parole (al secondo) sono: 4 MB/sec = 250 K trasf/sec 16 byte/trasf Pertanto ci vogliono 250 K 400 = cicli di controllo al secondo che costituiscono una percentuale del 20 %.!! / = 0.2 Un quinto del tempo del processore verrebbe dedicato alle operazioni periodiche di controllo dello stato del disco. Conclusione: Il controllo periodico (polling) è accettabile per un mouse (e in generale per unità lente) ma non è accettabile per un disco rigido. Per questo tipo di unità la comunicazione con il processore avviene generalmente con l invio da parte del dispositivo di un segnale di interruzione: interrupt.

17 I/O Interrupt Un dispositivo che vuole richiamare l attenzione del processore invia a questo un interrupt che ha la caratteristica di essere: Asincrono rispetto all esecuzione delle istruzioni: trattandosi solo di una richiesta di attenzione, il processore può completare l istruzione che stava eseguendo. Questi interrupt quindi non interrompono il processore durante l esecuzione di un istruzione ma è il processore che può controllare se ci sono interrupt pendenti prima di iniziare l esecuzione di una nuova istruzione. Accanto alla richiesta di attenzione l unità dovrà anche comunicare la propria identità e con questa una eventuale priorità di interrupt. Il processore può gestire questi interrupt come le eccezioni utilizzando il registro Cause per segnalare al sistema operativo il tipo di eccezione sollevato.

18 Esercizio. Considerate un floppy disk che trasferisce dati in blocchi di 32 bit con una frequenza di trasferimento di 100 KB/sec. Supponete che per fare polling (il controllo periodico) il sistema impieghi 100 cicli e che il clock di sistema sia 200MHz. Assumiamo che che il polling sia abbastanza frequente da non perdere dati. Si considera accettabile un overhead per il polling del 2%. Valutare se l'accesso al floppy è "realizzabile" tramite polling. Per non perdere alcun dato trasferito, il numero di polling al secondo deve essere pari al numero di trasferimenti al secondo. Con blocchi di 32 bit (4 byte) e frequenza 100 KB/sec, si ha: 100 KB/sec = 25K trasf /sec 25K polling_acc/sec 4 byte /trasf Poiché ogni accesso di polling richiede 100 cicli, il numero totale di cicli dedicati al polling è: 25 K x 100 cicli/sec Dividendo per la frequenza di clock si ottiene l'overhead: 25 x = % < 2 % quindi accettabile 200 x

19 Trasferimento dei dati tra dispositivi di I/O e memoria. Abbiamo visto due modi con i quali il processore ed i dispositivi di I/O possono comunicare: polling interrupt In entrambi i casi il processore e il sistema operativo svolgono tutto il lavoro necessario per il trasferimento dei dati. La gestione dell I/O è uno dei compiti più gravosi per un sistema operativo che deve in particolare: garantire che ogni programma utente possa accedere solo alle parti dei dispositivi di I/O per le quali ha il diritto di accesso; offrire le routine di gestione delle operazioni di I/O (e quindi un astrazione delle operazioni di basso livello che possono essere molto complesse); gestire gli interrupt che provengono dai vari dispositivi di I/O; cercare di distribuire equamente le risorse di I/O tra i vari processi. Quando la gestione e guidata dagli interrupt il sistema operativo continua nei suoi altri compiti finchè non riceve un interrupt da una unità di I/O. A quel punto controlla il tipo di richiesta, avvia il trasferimento ed informa il programma quando questo si è concluso.

20 La tecnica di interrupt è vantaggiosa (rispetto al polling) principalmente quando la percentuale del tempo in cui il dispositivo di I/O è occupato non è molto elevata. Esempio. Consideriamo un processore con frequenza di clock di 500MHz ed un hard disk che trasferisce blocchi di 4 parole con una frequenza di trasferimento di 4 MB/sec. Supponiamo che l overhead per ogni trasferimento, includendo l interrupt, sia di 500 cicli di clock. Calcolare l overhead per il processore nell ipotesi che l unità disco sia impegnata solo per il 5% del tempo totale. Quando l unità disco è occupata il numero di trasferimenti è 4 MB/sec = 250 K trasf/sec 16 byte/trasf Si ha quindi un overhead di 250 K 500 = cicli al secondo. Pertanto, quando l unità disco è impegnata il = 0.25 = 25% % del tempo del processore è dedicato alle operazioni di I/O. Se si considera però che questo avviene solo il 5% del tempo, si ha che l overhead medio e dell 1.25 % (= 25% 5%).

21 Rimane però il fatto che durante i periodi di accesso il 25% del tempo del processore rimane dedicato alla gestione dell I/O. Il meccanismo che permettere di evitare che il processore sia così fortemente impegnato durante le operazioni di trasferimento dei dati (consideriamo dispositivi con un bandwidth elevato) è detto DMA (direct memory access) Il DMA è un processore specializzato che trasferisce i dati tra la memoria e un dispositivo di I/O finché la CPU è impegnata in altri compiti. E quindi esterno alla CPU ed agisce come bus master. Un trasferimento gestito da un DMA si compone dei seguenti tre passi. Inizializzazione. Il processore avvia il DMA fornendo l identità dell unità di I/O, l operazione da eseguire, l indirizzo di memoria dove iniziare a leggere o a scrivere i dati, ed il numero di byte da trasferire. Trasferimento. Quando il DMA ha ricevuto il via dal processore inizia la fase di negoziazione per l assegnazione del bus (arbitraggio) come ogni altro potenziale bus master. Controlla i trasferimenti ed interrompe il processore solo in caso di errore. Chiusura. Quando il trasferimento è completo, il DMA invia un interrupt al processore che dovrà solo accertarsi che il trasferimento si sia concluso correttamente.

22 Esempio. Consideriamo ancora un processore con frequenza di clock di 500MHz ed un hard disk che trasferisce (blocchi di 4 parole con una frequenza di trasferimento di) 4 MB/sec. Supponiamo che la fase di inizializzazione del DMA richieda al processore 1000 cicli di clock e quella di chiusura 500. Supponiamo inoltre che il disco sia impegnato il 100% del tempo e che i trasferimenti da hard disk siano in media di 8 KB. Quale è la percentuale del tempo che il processore dedica in media alle operazioni di I/O? Ogni trasferimento da disco richiede 8 KB = sec 4 MB/sec Per ogni trasferimento le fasi di inizializzazione e chiusura richiedono ( ) cicli di clock. Poiché i trasferimenti sono continui i cicli di clock dedicati in media al secondo a queste due fasi del trasferimento (e quindi al trasferimento) sono 1500 cicli / sec = cicli di clock al secondo Il processore dedica quindi in media cicli/sec = < 2% cicli/sec meno del 2% del tempo per operazioni di I/O.

23 Tabella riassuntiva Stesso processore (500MHz) e stesso hard disk (blocchi di 4 parole a 4 MB/sec). Polling con 400 cicli per ogni controllo Interrupt con 500 cicli per ogni trasferimento, incluso interrupt DMA 20% 25% 2% Interrupt con 500 cicli per ogni trasferimento, incluso interrupt. Uso al 5%. 1.25%

24 DMA + cache e/o memoria virtuale cache DMA Usando la cache si possono avere due copie degli stessi dati; aggiungendo anche la memoria virtuale le copie possono essere tre. Abbiamo già visto che possono nascere problemi di inconsistenza. Con la presenza di un processo per l I/O (DMA) indipendente dalla CPU che accede direttamente alla memoria e al disco i problemi chiaramente aumentano: la CPU o il DMA possono modificare una copia senza riportare le modifiche sulle altre copie. Si parla del problema dei stale data (dati scaduti)

25 Stale data Il problema dei dati scaduti è anche legato alla posizione della DMA. Collegando la DMA direttamente con la memoria non c è interferenza con la CPU se questa ha una cache, ma. Bus CPU-memoria cache CPU DMA Bus I/O Memoria centrale può sorgere appunto il problema dei dati scaduti, che può avere i seguenti due aspetti: 1. Il sistema di I/O produce dati scaduti in output perché la memoria non è stata aggiornata. Questo aspetto può essere risolto con la tecnica write-through che mantiene sempre aggiornata la memoria. Se si usa la tecnica write-back si può chiedere al sistema operativo di controllare ogni volta se l indirizzo coincide con uno della cache (può esserci un controllo hardware dei tag), in modo da bloccare letture di dati presenti nella cache e non ancora riscritti in memoria e contemporaneamente forzarne l aggiornamento (flushing).

26 2. La CPU legge dati scaduti dalla cache dopo che la memoria è stata aggiornata dal sistema di I/O. Anche in questo caso è compito del sistema operativo garantire che l area di input non sia nella cache. In caso contrario il dato nella cache deve essere invalidato in modo che ogni successivo accesso avvenga prelevando il nuovo dato dalla memoria. Collegando la DMA direttamente alla cache il problema dei dati scaduti non sorgerebbe. Bus CPU-memoria cache Memoria centrale TLB DMA CPU Bus I/O. ma le prestazioni del sistema ne soffrirebbero. Ben difficilmente i dati inseriti nella cache dal DMA sarebbero quelli richiesti dal processore per il processo in esecuzione.

27 DMA e Memoria Virtuale Quando la memoria viene gestita in modo virtuale, ci si può chiedere se sia meglio usare per la DMA l indirizzo fisico o quello virtuale. Bus CPU-memoria TLB CPU DMA Memoria centrale Bus I/O Il principale problema che sorge usando l indirizzo fisico riguarda il trasferimento di pagine virtuali che non sono contenute in un unica pagina fisica: Pagine diverse usualmente non occupano posizioni contigue nella memoria fisica. Pertanto si dovrebbero limitare i trasferimenti ad una pagina alla volta. L alternativa è quella di usare gli indirizzi virtuali anche per la DMA.

28 Trasferimento di più pagine fisiche Per gestire il problema dei trasferimenti da pagine fisiche diverse il sistema operativo può preparare, nella fase di inizializzazione, una piccola tabella con le associazioni virtuale-fisico necessarie durante il trasferimento; oppure può separare ogni trasferimento in una sequenza di trasferimenti (ciascuno all interno di una pagina fisica) che gestisce direttamente o fa gestire dal DMA. Bus CPU-memoria TLB CPU Registri di traduzione DMA Memoria centrale Bus I/O

29 Esempio. Scelte nella progettazione di un sistema di I/O Scenario: CPU che esegue 300 milioni di operazioni al secondo; una media di istruzioni di sistema operativo per ogni operazione di I/O; un bus CPU-Memoria (backplane bus) con frequenza di trasferimento di 100MB/sec; dei bus SCSI con frequenza di trasferimento di 20 MB/sec e con collegamenti per al più 7 dischi ciascuno; delle unità disco con bandwidth di 5 MB/sec e tempo medio di posizionamento (seek) + latenza di rotazione di 10 ms; carico di lavoro: letture di 64 KB; numero di istruzioni del programma utente per ogni operazione di I/O: Calcolare la massima frequenza di I/O sostenibile, e il numero di dischi e di controlli SCSI richiesti.

30 Esempio - continua Si deve prima di tutto individuare quali siano le componenti che possono limitare la frequenza di I/O, cioè i punti deboli del sistema. Ogni operazione di I/O richiede istruzioni di programma utente e istruzioni di sistema operativo. Pertanto la massima frequenza di I/O per la CPU è: istr/sec = I/O al sec istr (per ogni I/O) Ogni I/O trasferisce 64 KB con una frequenza di byte/sec. Pertanto la massima frequenza di I/O per il bus è: byte/sec = I/O al sec byte per I/O Il bus è il punto debole del sistema, la massima frequenza di I/O sostenibile è 1562 I/O al sec. Si deve adesso calcolare quanti dischi e quanti bus I/O sono necessari per avere questa frequenza di trasferimento.

31 Esempio - continua Vediamo prima quanto tempo serve per una operazione di I/O su di un disco: 64 KB 10 ms = 22.8 ms. 5 MB/sec Quindi, da un disco, in 1 secondo possono essere eseguiti = I/O al sec sec Per calcolare quanti dischi servono ricordiamo che vogliamo effettuare 1562 I/O al sec. Quindi servono almeno: 1562/ = ~ 36 dischi Per vedere se possiamo inserire il numero massimo di dischi (7) su ogni bus SCSI, calcoliamo il numero di byte al secondo che vengono trasferiti per ogni disco lungo il bus di I/O: 64 KB = 2.8 MB/sec 22.8 ms Poiché = 19.6 < 20 possiamo avere anche 7 dischi su ogni SCSI e quindi sono sufficienti 36/7 = 6 bus SCSI (con 6 dischi ciascuno).