Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p.

Transcript

1 Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning Valentino Liberali Dipartimento di Tecnologie dell Informazione Università di Milano, 6013 Crema liberali Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 1 Le logiche programmabili (1/) I dispositivi logici programmabili contengono le risorse hardware per l elaborazione dei segnali digitali e per la riconfigurabilità necessaria per svolgere le funzioni diverse. Le piattaforme per la programmazione logica sono: PLD (Programmable Logic Devices) FPGA (Field Programmable Gate Arrays) Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 1

2 Le logiche programmabili (/) Le piattaforme per la programmazione logica sono: PLD (Programmable Logic Devices): hanno porte logiche combinatorie tutte uguali e registri di memoria. La configurazione avviene solamente attraverso le interconnessioni progammabili. Si possono suddividere ulteriormente in: SPLD (Simple Programmable Logic Devices): hanno un numero di pin 48 CPLD (Complex Programmable Logic Devices): hanno un numero di pin > 48 FPGA (Field Programmable Gate Arrays): anche la logica combinatoria e i pin di I/O sono configurabili; le interconnessioni progammabili sono di diverso tipo. Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 3 PLD (1/) IN D ck Q Q OUT IN Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 4

3 PLD (/) PLD (Programmable Logic Devices): detti anche PAL (Programmable Array Logic) o GAL (Generic Array Logic). La logica combinatoria è una matrice di celle AOI (AND, OR, INVERTER) oppure OAI (OR, AND, INVERTER); le uscite sono memorizzate in registri sincronizzati dal clock. Per ogni cella sono disponibili: Uscita combinatoria e uscita combinatoria negata Uscita sequenziale e uscita sequenziale negata Le linee con gli ingressi (diritti e negati) e con le uscite sono orizzontali, e incrociano segmenti di linee verticali. Cortocircuitando le interconnessioni programmabili all incrocio delle linee si formano i percorsi dei segnali. Le interconnessioni possono essere OTP (= One-Time Programming) oppure RIPROGRAMMABILI. Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 5 Interconnessioni OTP (1/3) Sono di due tipi: fusibili che conducono, ma possono essere bruciati diventando circuiti aperti (ON OFF) antifuse o vialink : strati di materiale isolante, che sottoposti a determinate sollecitazioni elettriche diventano conduttivi in modo permanente (OFF ON) Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 6 3

4 Interconnessioni OTP (/3) A B C D V B V B _ E F V B _ V B _ Le righe della matrice di interconnessioni sono collegate a V B oppure a V B ; le colonne a V B oppure a 0. Per distruggere il fusibile C3 si collega la colonna 3 a GND e la riga C a V B, e tutte le altre righe o colonne a V B. La tensione V B provoca una corrente intensa che distrugge i fusibili, mentre V B no. Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 7 Antifuse È costituito da due strati sovrapposti di metal, separati da un sottile strato di isolante (di solito, un sandwich ONO = ossido-nitruro-ossido). Applicando tra le due metal un campo elettrico superiore alla rigidità dielettrica, la scarica elettrostatica nell isolante sottile lo fa diventare conduttivo (resistenza totale r 100 Ω). METAL METAL ISOLANTE ISOLANTE METAL METAL Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 8 4

5 Interconnessioni riprogrammabili (1/) Sono basate su interruttori CMOS, pilotati da elementi di memoria che immagazzinano un bit di programmazione per ogni elemento programmabile. La memoria può essere volatile oppure non volatile. La memoria non volatile può essere EEPROM o Flash. La memoria volatile può essere un latch. Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 9 Interconnessioni riprogrammabili (/) b _ b 1 ON 0 OFF Latch statico (memoria volatile): il contenuto dell informazione viene perduto con lo spegnimento. All accensione bisogna ricaricare (sequenzialmente) i bit di programmazione da una memoria esterna (ad esempio, una PROM). b Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 10 5

6 FPGA (1/) FPGA (Field Programmable Gate Array): sono i dispositivi logici programmabili più usati. L architettura interna è costituita da una matrice di blocchi logici configurabili (CLB) e da una cornice dei blocchi di input/output (IOB), collegati da una rete di interconnessioni anch esse programmabili. I gruppi di segmenti orizzontali e verticali delle interconnessioni programmabili sono collegati tramite matrici di interruttori (switch matrix). Le famiglie più recenti di FPGA contengono anche microprocessori integrati. Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 11 FPGA (/) RISORESE DI INTERCONNESSIONE BLOCCO LOGICO RICONFIGURABILE (CLB) BLOCCO I/O Matrice ( core ) di blocchi logici configurabili (CLB) Cornice di blocchi configurabili di ingresso-uscita (IOB) Risorse di interconnessione programmabili Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 1 6

7 Standard cells (1/4) La progettazione standard cells usa le celle disponibili in una libreria. Per ogni cella devono esistere la descrizione strutturale (simbolo) e fisica (layout). Il layout delle singole celle deve avere caratteristiche di modularità e regolarità: tutte le celle hanno la stessa altezza l alimentazione positiva è sul lato superiore l alimentazione negativa (ground) è sul lato inferiore gli ingressi e le uscite sono accessibili verticalmente Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 13 Standard cells (/4) Inverter (layout) NOR (layout) Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 14 7

8 Standard cells (3/4) IN OUT IN1 OUT IN IN OUT Inverter (abstract) IN1 OUT IN NOR (abstract) Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 15 Standard cells (4/4) I/O cells routing area core cells routing area core cells routing area core cells Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 16 8

9 Generazione automatica del layout Il layout del circuito viene generato automaticamente, attraverso gli algoritmi di partitioning, placement e routing. Partitioning: scomposizione dello schema del circuito in sottoinsiemi di celle Placement: assegnazione ad ogni cella di una posizione, cioè una coppia di coordinate (x, y), nel layout finale Routing: tracciamento delle interconnessioni Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 17 Partitioning Il partitioning: per le logiche programmabili, viene sempre eseguito perché è necessario scomporre lo schema complessivo in sottoblocchi, ciascuno dei quali può essere contenuto in un blocco logico del chip programmabile. Ad esempio: con un PLD (o FPGA) in cui ogni blocco ha al massimo 4 ingressi, una funzione di 5 (o più) ingressi dovrà necessariamente essere partizionata e occupare due (o più) blocchi del circuito. per le standard cells, può essere eseguito (per scomporre il circuito in più sottocircuiti su cui effettuare separatamente il placement), oppure no ( flat placement). Tecniche di Progettazione Digitale Logiche programmabili; standard cells; generazione automatica del layout: algoritmi di partitioning p. 18 9