Struttura di un elaboratore

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1 Testo di rif.to: [Congiu] -.1,.2 (pg. 80 9) Struttura di un elaboratore 01.b Blocchi funzionali La memoria centrale Suddivisione in blocchi funzionali 1 I blocchi funzionali di un elaboratore

2 Organizzazione dei bus 2 Calcolatore con due bus (memoria e periferiche) Organizzazione dei bus Calcolatore con bus unico

3 Caratteristiche della memoria centrale Ogni locazione (tipicamente byte) è individuata da un indirizzo. Con un indirizzo da N bit sono indirizzabili un totale di 2 N locazioni (nota: 2 10 = 10 = 1K, 2 20 = 1M, 2 0 = 1G). In realtà quasi sempre solo una parte di queste corrisponde a memoria effettivamente presente e quindi indirizzabile. Per motivi di efficienza, le singole operazioni di lettura e di scrittura interessano unità più ampie: 16 bit: word (halfword),... 2 bit: longword (word),... 6 bit: quadword (doubleword).... nomi usati nel testo: ora sostituiti da: in futuro: Classificazione delle memorie 5 Principio di funzionamento: STATICHE (SRAM) il bit è memorizzato in un latch o flip-flop più veloci (memorie cache), dissipano poca potenza (dispositivi portatili), non richiedono refresh, più costose (almeno transistor per bit); DINAMICHE (DRAM) il bit è la carica di un condensatore (refresh) meno veloci, richiedono refresh, ma meno costose (1 transistor per bit). Funzioni: RAM (rwm) read-write ROM read-only PROM programmable ROM tipi di prom erase time write read esempi d uso EPROM 20 m (chip) 100 ms 200 ns bios, monitor, E2PROM 5 ms (byte) 5 ms 5 ns cellulari, sintonizzatori, FLASH 1 s (sector) 100 ms 200 ns foto digitali, mp, bios,

4 Ordinamento dei byte in memoria Big-endian e Little-endian sono i termini che descrivono l'ordine con cui una elaboratore immagazzina i byte in una parola da 16 o 2 bit. Big-endian è l'ordine per cui la parte più significativa (BIG END) viene memorizzata per prima (all'indirizzo più basso di memoria). Little-endian è l'ordine per cui la parte meno significativa (LITTLE END) viene memorizzata per prima. Jonathan Swift, nel libro I viaggi di Gulliver, racconta che i Big Endians erano una fazione conservatrice che rompeva le uova sode dalla parte più larga del guscio, in contrapposizione al re dei Lillipuziani che richiedeva ai suoi sudditi (i Little Endians) di aprire le uova dalla punta. In realtà, come per le uova, anche nelle memorie le due alternative sono equivalenti. 6 Ordinamento dei byte: little endian $1D $2C $B $A C I A O byte $2C $A I O $A O Word $1D $B C A 1 16 $B A Long-word 15 0 $2C $1D I C 0 Organizzazione little endian: : numero $AB2C1D E STRINGA CIAO

5 Ordinamento dei byte: big endian $1D $1D $2C 1 1 $2C 2 $B $A 2 $B C I 5 $A 6 A O 7 C Word I A O byte $1D C $2C I Long-word 15 0 $B $A A O 7 Organizzazione big endian: : numero $1D2CBA E STRINGA CIAO Ordinamento dei byte: little o big endian? I computer IBM70, molti RISC e i processori Motorola usano il metodo big-endian. Dell'altro partito sono i processori INTEL e i computer DEC Alpha che preferiscono usare il little-endian, ritenuto più conveniente nella trasmissione dei dati, ove è trasmessa per prima la parte meno significativa. Il PowerPC e l'arm possono funzionare in tutte e due le modalità. Windows NT è stato progettato per la architettura Little Endian. Anche nei formati grafici vi sono scelte diverse: GIF -- Little Endian JPEG -- Big Endian 9

6 Accesso alla memoria 10 Tempo di accesso 11 Tempo di accesso (t a ): tempo necessario per completare un operazione di lettura o scrittura Il tempo è misurato a partire dall istante in cui l indirizzo fornito dalla CPU è valido (i livelli di tensione nelle linee indirizzi si sono stabilizzati). Tale istante corrisponde all attivazione del segnale denominato address strobe (AS) (il segnale MA nel nostro schema semplificato)

7 Temporizzazione: READ da SRAM 12 Lettura dei dati Tempo di accesso t a I dati saranno pronti tra un periodo di clock Lettura senza stati di attesa READ da SRAM lenta 1 Lettura dei dati I dati non saranno pronti tra un periodo di clock Lettura con stati di attesa I dati saranno pronti tra un periodo di clock

8 Sincronizzazione degli accessi 1 Temporizzazione della CPU per l istruzione l Incremento diretto della memoria Tempi di accesso Memorie statiche (SRAM): ns (high speed) ns (low power) 15 Memorie dinamiche (DRAM): ns (DRAM asincrone) 7 12 ns (SDRAM sincrone) (+ latenza: per il primo dato ci vuole un tempo -5 volte quello per i dati successivi)

9 Accesso ad un chip SRAM da 128 byte x8 (1Kb) Accesso ad un chip SRAM da 1KB 17

10 Accesso ad una SRAM da KB 18 Elemento di memoria dinamica: write 19 row select transistor condensatore bit line Operazione di scrittura: 1- imposta il valore (H o L) nella bit line (bit da memorizzare), 2- seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la tensione della bit line si trasferisce ai capi del condensatore (caricandolo o scaricandolo); quando il row select viene disattivato, il transistor diventa un interruttore aperto e il condensatore conserva la carica (mantiene memorizzato il bit).

11 Elemento di memoria dinamica: read 20 row select transistor condensatore bit line Operazione di lettura: 1- precarica la bit line a circa metà della tensione H, 2- seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la corrente che circola tra condensatore e la bit line rivela il bit memorizzato (se il condensatore memorizzava un valore H o L); così però viene alterata la carica del condensatore; - memorizza in un latch il valore (H o L) letto e lo riscrive (ripristina la carica del condensatore). Elemento di memoria dinamica: refresh 21 rowselect transistor condensatore bit line Operazione di refresh: 1- esegue un operazione di lettura su tutte le celle della stessa riga (tutti i bit della riga vengono letti, memorizzati in altrettanti latch e poi riscritti).

12 Accesso ad un chip DRAM da 6Kb 22 Chip di memoria dinamica da 6K x 1 bit Refresh DRAM 6Kx1 (256 righe x 256 colonne) Periodo di refresh di ciascun bit = ms t a = 60ns 2 Refresh di un bit alla volta t r = ms / ( ) 61 ns Impegno percentuale 100% Refresh di un intera riga alla volta t r = ms / μs Impegno percentuale=(60 ns/16 μs)*100 0.%

13 Accesso ad una DRAM da 1MB Memoria dinamica da 1MB ottenuta con 16 banchi da 8 chip da 6Kx1 01.b Fine Struttura di un elaboratore