PSPICE simulazione di circuiti digitali Flip Flop M/S, Moltiplicatore parallelo, Memoria SRAM, sommatore, comparatore

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1 PSPICE simulazione di circuiti digitali Flip Flop M/S, Moltiplicatore parallelo, Memoria SRAM, sommatore, comparatore Laboratorio di Architettura degli Elaboratori - A.A. 24/25

2 Il flip flop di tipo Master/Slave I flip flop M/S sono elementi di memoria a doppia cella, nei quali la prima cella è preceduta da un rivelatore di transizione attivato dai fronti di salita La struttura presenta 2 latch con abilitazione collegati in modo che le uscite del primo siano gli ingressi del secondo; in questo modo il secondo latch può solo copiare lo stato presente nel primo e da ciò deriva il nome di master per il primo e slave per il secondo. il segnale di clock è usato per abilitare la cella master e invertito per abilitare la cella slave.

3 Il flip flop Master/Slave D

4 Il SOMMATORE completo in in cin Il sommatore completo deve tener conto del carry flag che gli arriva dagli stadi di somma precedenti Solo i bit meno significativi possono essere sommati con un semisommatore. Sommatore completo bit s c uscite In In Cin S C

5 semisommatore

6 Risultato Della Simulazione Da notare la spike derivante dai ritardi relativi

7 Sommatore integrato

8 Stimoli opportuni

9 Tempo totale di simulazione 2us/ns = 2/ =2 pass

10 Moltiplicazione binaria Quando il moltiplicando è moltiplicato per ogni cifra del moltiplicatore, ogni prodotto parziale è uguale al moltiplicando se la cifra del moltiplicatore è, mentre sarà tutti se la cifra del moltiplicatore è. L incolonnamento è fatto nel solito modo, spostando la cifra meno significativa di ogni prodotto parziale in modo che si collochi sulla stessa colonna della corrispondente cifra del moltiplicatore. I prodotti parziali incolonnati si sommano in modulo 2. Esempio: x 9 = 99 si effettua come segue:

11 Moltiplicazione binaria In genere l unità ALU può sommare due numeri alla volta. Per questo i prodotti parziali formati durante la moltiplicazione non possono essere sommati tutti insieme in una sola volta. Invece essi vengono sommati a coppie: cioè il primo aggiunto al secondo, la loro somma aggiunta al terzo, la relativa somma al quarto etc

12 Moltiplicazione binaria con segno Nelle macchine che usano il complemento a 2 la moltiplicazione viene eseguita allo stesso modo, purchè i due termini siano espressi in forma binaria diretta Se i 2 numeri sono positivi: essi sono già in forma binaria diretta e il prodotto sarà ovviamente positivo con bit di segno posto a. Se i 2 numeri sono negativi: essi sono nella forma complemento a 2, per cui si effettua il complemento a 2 per trasformarli in positivi, quindi si moltiplicano nel modo usuale. Il prodotto sarà positivo con bit di segno Se i 2 numeri sono di segno discorde: quello negativo viene prima convertito in positivo (complemento a 2) e poi moltiplicato nel modo usuale. Il risultato viene poi trasformato nel complemento a 2 con bit di segno.

13 Schema a blocchi del moltiplicatore Gli schemi logici per la moltiplicazione sono più complessi di quelli per l addizione. Uno schema di principio può essere il seguente: gli r bit del moltiplicando sono memorizzati nel registro a scorrimento A con 2r F/F. Gli r bit del moltiplicatore sono memorizzati nel registro a scorrimento B con r F/F. Il risultato è memorizzato nel registro S con 2r F/F.

14 Moltiplicatore parallelo Moltiplicare 2 numeri (ad es. con 4 cifre binarie xi e yi) in un passo solo, s può se vengono usati 2 F.A. collegati con i riporti a matrice combinazionale Come indicato in tabella, occorre allora formare le cifre Pij dei vari prodott parziali disposti per righe e incolonnate secondo la propria potenza di 2. Quindi si sommano per colonne le cifre ottenute trasferendo i riporti di un F.A. in quello che segue all ingresso della riga e della colonna successiva in modo da ottenere le cifre Zr (con r da a 7) del risultato finale.

15 Blocco Full Adder

16 Moltiplicatore parallelo a 2 bit LSB output MSB output resto finale

17 Moltiplicatore parallelo a 2 bit

18 Moltiplicatore parallelo a 2 bit X = Y = XY = N.B.: in rosso è indicato il bit di riporto

19 Moltiplicatore parallelo a 2 bit X = Y = XY = N.B.: in rosso è indicato il bit di riporto

20 Moltiplicatore parallelo a 4 bit

21 Moltiplicatore parallelo a 4 bit

22 Memoria SRAM Sono memorie i cui bit possono essere mantenuti indefinitamente, posto che non manchi l alimentazione molto veloci: tempo di accesso dell ordine di pochi ns consumano poca corrente, per cui non scaldano costano care perché hanno molti componenti per unità di cella di memorizzazione cella di memoria

23 Memoria SRAM

24 Memoria SRAM Ciascun blocco flip flop D dello schema precedente può essere creato a partire da un circuito posto in libreria IF_IN IF_IN IF_IN IF_OUT

25 SRAM schema ridotto READ/WRITE ENABLE Ingressi DATA () > read mode () > write mode Ingresso ADDRESS Enable Address Output

26 Stimolo per l ingresso address Ingresso ADDRESS

27 Stimolo per il R/W Enable READ/WRITE Enable

28 SRAM schema ridotto Ingresso DATA Din

29 Simulazione dirizzo RITE bilitato clock F/F cambio valore attivato ingresso Din essendo WRITE abilitato, il F/F cambia stato (uscita Q) qui, essendo WRITE disabilitato, il F/F non cambia stato (uscita Q)

30 Memoria SRAM 2 a 4 decoder

31 Il SOMMATORE in in Il sommatore è un circuito che effettua la soma bit per bit di cifre binarie. Può essere definito su di un numero arbitrario N di bit. Si distingue in semisommatore e sommatore completo a seconda se contiene o meno il trattamento del riporto (Carry flag) Semi Sommatore bit s c uscite In In S C

32 I comparatori numerici I comparatori sono dei circuiti combinatori in grado di confrontare tra di loro due numeri binari All ingresso del circuito arrivano i bit dei due numeri da confrontare e in uscita solo una di tre linee va allo stato logico alto a seconda che il primo numero in ingresso sia uguale, maggiore o minore del secondo numero in ingresso.

33 Mappe di karnaugh del comparatore a due bit A = B Y = A B A 2 B 2 + A B A 2 B 2 + A B A 2 B 2 + A B A 2 B 2 = A B (A 2 B 2 +A 2 B 2 )+A B (A 2 B 2 +A 2 B 2 ) = (A B + A B ) (A 2 B 2 +A 2 B 2 ) = A B A 2 B 2 A > B Y = A A 2 B B 2 + A A 2 B B 2 +A 2 B 2 = A B (A 2 B 2 ) + A 2 B 2 A < B Y = A A 2 B B 2 + A A 2 B B 2 +A 2 B 2 = A B (A 2 B 2 ) + A 2 B 2

34 Schematico Comparatore

35 Simulazione del circuito

36 Comparatore a 4 bit (integrato 7485)

37 Simulazione circuito

38 Comparatore a 8 bit

39 Simulazione del circuito

40 Decodifica per display 7 segmenti Da codice BCD a pilotaggio segmenti A catodo comune (accesi se H) Ad anodo comune (accesi se L)

41 Decodifica per display LED/LCD: tabella della verità Tutto ON Tutto OFF S A catodo comune (H) S 5 S 5 S 44 S 66 S 22 Code S H L S H H S 2 H H S 3 H L S 4 H L S 5 H L S 6 L L S 33 Es. 2 H H L H H L H 3 H H H H L L H

42 Logica della decodifica Si basa sulla semplice interpretazione della tabella della verità (in forma SOP o POS opportunamente minimizzata) Per la simulazione ci serviamo di un circuito preesistente (7449)

43 Lo schematic

44 Risultato di una simulazione Da notare lo stato di alta impedenza dovuta ad uscite a collettore aperto mancanti di connessioni esterne