Addizionatori: metodo Carry-Lookahead. Costruzione di circuiti combinatori. Standard IEEE754

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1 Addizionatori: metodo Carry-Lookahead Costruzione di circuiti combinatori Standard IEEE754 Addizionatori Il circuito combinatorio che implementa l addizionatore a n bit si basa su 1-bit adder collegati in sequenza - il circuito usa lo stesso metodo usato dall algoritmo carta e penna - il segnale deve attraversare più livelli di logica - porte con fan-in limitato

2 Addizionatori " La tabella di verità dell addizionatore a singolo bit A B CarryIn Sum CarryOut Sum = (~A ~B CarryIn) + (~A B ~CarryIn) + (A B CarryIn) + (A ~B ~CarryIn) CarryOut AB CarryIn Sum AB CarryIn CarryOut = (B CarryIn) + (A CarryIn) + A B 1-bit ALU " 1-bit ALU usata per eseguire le istruzioni macchina seguenti: and $2, $3, $4 or $2, $3, $4 add $2, $3, $4 Operation è un segnale di controllo a 2 bit " determina il tipo di operazione che l ALU deve eseguire l ALU? la tipica componente che fa parte del Datapath (Parte operativa) del processore La Parte Controllo comanda l esecuzione delle varie istruzioni " settando opportunamente i segnali di controllo dell ALU (e delle altre componenti della Parte operativa) a b CarryOut Operation CarryIn Result

3 32-bit ALU - catena di 1-bit ALU con propagazione del Carry - segnale di controllo per determinare l operazione che l ALU deve eseguire: Operation propagato a tutte le 1-bit ALU - Il segnale CarryIn di ogni ALU viene propagato sulla ALU successiva ALU & somma veloce Considerazioni sulla velocità dell ALU nell eseguire la somma: " l ingresso CarryIn dipende dal funzionamento dell adiacente sommatore a 1 bit " se si risale lungo la catena delle dipendenze, si nota che il bit più significativo della somma è legato a quello meno significativo " il bit più significativo della somma deve attendere la valutazione sequenziale di 32 sommatori a 1 bit ==> LENTO... ci sono metodi per velocizzare il calcolo del riporto, cercando di far passare il segnale per un numero minore di porte. Uno di questi metodi è il Carry Lookahead

4 Carry Lookahead L equazione generale per il calcolo di CarryOut è CarryOut = (B CarryIn) + (A CarryIn) + A B Il CarryOut di un 1-bit adder è il CarryIn del 1-bit adder successivo: CarryIn 1 = (b 0 CarryIn 0 ) + (a 0 CarryIn 0 ) + a 0 b 0 CarryIn 2 = (b 1 CarryIn 1 ) + (a 1 CarryIn 1 ) + a 1 b 1... In forma più compatta si può scrivere: c 1 = (b 0 ) + (a 0 ) + a 0 b 0 c 2 = (b 1 c 1 ) + (a 1 c 1 ) + a 1 b 1... Sostituendo in c 2 l espressione relativa a c 1 si ottiene c 2 = (b 1 a 0 b 0 )+(b 1 a 0 ) +(b 1 b 0 )+(a 1 a 0 b 0 )+(a 1 a 0 )+(a 1 b 0 )+(a 1 b 1 ) L equazione si espande in modo esponenziale a mano a mano che si passa a bit di ordine più elevato ==> hardware costoso Carry Lookahead Come semplificare il calcolo di c i+1? c i+1 = (b i c i ) + (a i c i )+(a i b i ) = (a i b i ) + (a i +b i )c i = g i + p i c i g i = GENERAZIONE se g i = 1 allora c i+1 = g i + p i c i = 1 + p i c i = 1 cio? il sommatore genera 1 indipendentemente dal valore di c i p i = PROPAGAZIONE se g i = 0 e p i = 1 allora c i+1 = 0 + 1c i = c i cioè il sommatore propaga il CarryIn sul CarryOut Quindi: c i+1 = 1 se g i = 1 oppure p i = 1 e c i = 1 c i+1 = 0 altrimenti

5 Per un sommatore a 4 bit si ha: Carry Lookahead c 1 = g 0 + p 0 c 2 = g 1 + p 1 c 1 = g 1 + (p 1 g 0 ) + (p 1 p 0 ) c 3 = g 2 + p 2 c 2 = g 2 + (p 2 g 1 ) + (p 2 p 1 g 0 ) + (p 2 p 1 p 0 ) c 4 = g 3 + p 3 c 3 = g 3 + (p 3 g 2 ) + (p 3 p 2 g 1 ) + (p 3 p 2 p 1 g 0 ) + (p 3 p 2 p 1 p 0 ) Il segnale CarryIn vale 1 se qualche sommatore precedente ha generato un riporto e tutti i sommatori intermedi lo propagano Carry Lookahead Il sommatore con Carry Lookahead visto alla pagina precedente genera comunque lunghe equazioni... non è pensabile realizzarlo per blocchi superiori a 4 bit Allora si considera il sommatore a 4 bit con logica di Carry Lookahead come blocco elementare " attraverso il riporto si collegano blocchi simili in cascata " per 16bit la somma sarà più veloce rispetto alla versione senza Carry Lookahead: vediamo come viene realizzato...

6 Carry Lookahead Per eseguire il Carry Lookahead con i sommatori a 4bit è necessario considerare i segnali genera e propaga di ordine superiore Il segnale di propagazione uscente da un sommatore a 4bit è vero solo se ciascuno dei bit del gruppo propaga un riporto P 0 = p 3 p 2 p 1 p 0 P 1 = p 7 p 6 p 5 p 4 P 2 = p 11 p 10 p 9 p 8 P 3 = p 15 p 14 p 13 p 12 Il segnale di generazione uscente da un sommatore a 4bit è vero se " genera è vero per il bit più significativo o " un precedente genera è vero e tutti i segnali propaga intermedi, incluso quello del bit più significativo, sono anch essi veri G 0 = g 3 + (p 3 g 2 ) + (p 3 p 2 g 1 ) + (p 3 p 2 p 1 g 0 ) G 1 = g 7 + (p 7 g 6 ) + (p 7 p 6 g 5 ) + (p 7 p 6 p 5 g 4 ) G 2 = g 11 + (p 11 g 10 ) + (p 11 p 10 g 9 ) + (p 11 p 10 p 9 g 8 ) G 3 = g 15 + (p 15 g 14 ) + (p 15 p 14 g 13 ) + (p 15 p 14 p 13 g 12 ) Carry Lookahead Ecco come vengono generati i segnali P 0 e G 0 :

7 Carry Lookahead Le equazioni per il riporto in ingresso ad ogni gruppo di sommatori a 4bit all interno di un sommatore a 16 bit sono: C 1 = G 0 + P 0 C 2 = G 1 + (P 1 G 0 ) + (P 1 P 0 ) C 3 = G 2 + (P 2 G 1 ) + (P 2 P 1 G 0 ) + (P 2 P 1 P 0 ) C 4 = G 3 + (P 3 G 2 ) + (P 3 P 2 G 1 ) + (P 3 P 2 P 1 G 0 ) + (P 3 P 2 P 1 P 0 ) Il meccanismo del Carry Lookahead rende il calcolo dei riporti più veloce perchè prevede l uso di un numero minore di porte logiche per trasmettere il segnale di riporto in ingresso ==> il tempo di risposta è minore Carry Lookahead Sommatore a 16bit composto di quattro ALU a 4bit con logica di Carry-Lookahead Si osservi che i riporti provengono dall unità di Carry-Lookahead e non dalle ALU a 4 bit

8 Carry Lookahead Esempio: calcolare i segnali g i, p i, G i, P i per i seguenti due numeri a b g i = a i b i p i = a i + b i I segnali P i per gruppi di 4bit sono dati dall AND dei relativi p i P 3 = = 0 P 2 = = 1 P 1 = = 1 P 0 = = 0 I segnali G i sono dati da: G 0 = g 3 +(p 3 g 2 )+(p 3 p 2 g 1 )+(p 3 p 2 p 1 g 0 ) = 0+(1 0)+(1 1 0) +( )=0 G 1 = g 7 +(p 7 g 6 )+(p 7 p 6 g 5 )+(p 7 p 6 p 5 g 4 ) = 1+(1 1)+(1 1 0) +( )=1 G 2 = g 11 +(p 11 g 10 )+(p 11 p 10 g 9 )+(p 11 p 10 p 9 g 8 )=0+(1 0)+(1 1 0) +( )=0 G 3 = g 15 +(p 15 g 14 )+(p 15 p 14 g 13 )+(p 15 p 14 p 13 g 12 )=0+(0 0)+(0 0 0) +( )=0 Carry Lookahead Esempio (continua): la somma a+b genera riporto? E' sufficiente calcolare il riporto dell ultimo sommatore a 4bit: C 4 = G 3 + (P 3 G 2 ) + (P P G ) + (P P P G ) + (P P P P c ) = 0 + (0 0) + (0 1 1) + ( ) + ( ) = = 0

9 Realizzazione di circuiti combinatori Esercizio: Dati tre ingressi A, B, C realizzare un circuito che fornisca in uscita tre segnali D è vera se almeno uno degli ingressi è vero E è vera se esattamente due input sono veri F è vera se tutti e tre gli input sono veri A B C D E F Somme di Prodotti D = ( A BC)+( AB C)+( ABC) (A B C)+(A BC)+(AB C)+(ABC) E = ( ABC)+(A BC)+(AB C) F = ABC Realizzazione di circuiti combinatori Esercizio: (continua) Realizzare le uscite D, E, F mediante PLA (Programming Logic Array) D = ( A BC)+( AB C)+( ABC)+ (A B C)+(A BC)+(AB C)+(ABC) E = ( ABC)+(A BC)+(AB C) F = ABC

10 Realizzazione di circuiti combinatori Esercizio: Realizzare l uscita E dell esercizio precedente E = ( ABC)+(A BC)+(AB C) nei seguenti casi: 1. utilizzando porte AND e OR a due ingressi 2. utilizzando porte NAND a tre ingressi Realizzazione di circuiti combinatori Esercizio: (continua) E = (~ABC)+(A BC)+(AB C) Realizzazione utilizzando porte AND e OR a due ingressi

11 Realizzazione di circuiti combinatori Esercizio: (continua) E = ( ABC)+(A BC)+(AB C) Realizzazione utilizzando porte NAND a tre ingressi E = ( ABC)+(A BC)+(AB C) = [applico De Morgan] [ ( ABC) (A BC) (AB C)] Esercizio: (continua) Realizzazione di circuiti combinatori Realizzare il circuito usando porte AND e OR a due soli ingressi E = A B C + A C D + B C D + A B D + BCD + ABC + ABD + ACD

12 Realizzazione di circuiti combinatori Esercizio: (continua) E = A B C + A C D + B C D + A B D + BCD + ABC + ABD + ACD Provate a semplificarlo raggruppando opportunamente i segnali di ingresso Rappresentazione dei numeri razionali in virgola mobile (floating point) Un numero reale R può essere scritto come R = ±m B e m = mantissa e = caratteristica B = base Esempi: B = 10 R 1 = x 10 3 R 2 = x 10-6 R 3 = x 10 2 R 4 = x " notazione scientifica: m = 0. d -1...d -k " notazione scientifica normalizzata: m = d 0. d -1...d -k con d 0 0 (per B=2 si ha d 0 = 1 fisso!!)

13 Rappresentazione dei numeri razionali in virgola mobile (floating point) Una volta fissato il numero di bit totale per la rappresentazione dei numeri razionali rimane da decidere " quanti bit assegnare per la mantissa? (maggiore? il numero di bit e maggiore? l accuratezza con cui si riescono a rappresentare i numeri) " quanti bit assegnare per l esponente? (aumentando i bit si aumenta l intervallo dei numeri rappresentabili) OVERFLOW: si ha quando l esponente positivo è troppo grande per poter essere rappresentato con il numero di bit assegnato all esponente UNDERFLOW: si ha quando l esponente negativo è troppo grande per poter essere rappresentato con il numero di bit assegnato all esponente Standard IEEE754 " Standard IEEE754: Singola precisione (32 bit) si riescono a rappresentare numeri " Standard IEEE754: Doppia precisione (64 bit) si riescono a rappresentare numeri

14 Standard IEEE754 Si osservi che m = d 0. d -1...d -k con d 0 = 1 fisso. Lo standard IEEE754 sceglie di rendere d 0 = 1 implicito, mettendo un circuito che somma automaticamente 1 alla cifra espressa dalla mantissa. Così si guadagna un bit per la rappresentazione della mantissa e si aumenta l accuratezza dei numeri razionali espressi Il numero espresso? quindi: (-1) S (1 + m) 2 e Ma... come si rappresenta lo zero? m = ma non si deve sommare 1 ==> si usa l esponente nullo come valore riservato per indicare al circuito di non sommare 1 Quindi lo zero viene rappresentato come: Standard IEEE754 Come rappresentare i numeri in modo che sia facile realizzare il confronto tra interi (pensando soprattutto all ordinamento)? Lo standard IEEE754 ha scelto: " la posizione del segno in modo che sia facile il test >0, <0, =0 " la posizione dell esponente (prima della mantissa) per semplificare l ordinamento dei numeri rappresentati ==> per esponenti con lo stesso segno il confronto è facile Però gli esponenti negativi rappresentano un problema per l ordinamento. Infatti, usando il complemento a due, esponente negativo ==> bit più significativo a 1 e quindi un esponente negativo appare come un numero grande (leggendolo come semplice numero binario) Esempio: Esempio:

15 Standard IEEE754 Una buona rappresentazione deve denotare l esponente più negativo come e quello più positivo come Lo standard IEEE754 utilizza la notazione polarizzata " Singola precisione: polarizzazione pari a 127 = " Doppia precisione: polarizzazione pari a 1023 = Allora, ad esempio: " esponente -125 rappresentato come = " esponente -1 rappresentato come = 126 = " esponente 0 rappresentato come = 127 = " esponente +1 rappresentato come = 128 = " esponente +125 rappresentato come =252= Standard IEEE754 Per leggere un numero in notazione polarizzata si usa la regola: (-1) S (1+m) 2(e - polazizzazione) Per scrivere un numero in notazione polarizzata bisogna: " non rappresentare la parte intera della mantissa (il bit 1 prima della virgola) " aggiungere all esponente la polarizzazione Con la notazione polarizzata gli esponenti variano " da -126 a +127 per la singola precisione " da a per la doppia precisione Si noti che: " l esponente è riservato per lo zero " l esponente è riservato per casi particolari (fuori dall insieme dei valori rappresentabili)

16 Standard IEEE754 Esempio: scrivere in notazione floating point, usando lo standard IEEE = = = (-1) 1 ( ) 2 (-2+127) Esempio: Quale numero decimale rappresenta la seguente sequenza di bit, letta secondo lo standard IEEE754? esponente: = mantissa: = Il numero rappresentato è: (-1) 1 ( ) 2 (13-127) = (-114)

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