Appendice. Comunicazione seriale

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1 Appendice Comunicazione seriale

2 Appendice - Comunicazione seriale 93 A.1 Introduzione La comunicazione seriale è spesso usata sia per controllare che per ricevere dati da un microprocessore di tipo embedded. La comunicazione seriale è una forma di I/O nella quale i bits di un byte, da trasferire, si presentano uno dopo l altro in una sequenza temporale e su di un unico filo. La comunicazione seriale è diventata uno degli standard per la comunicazione tra computer. A.2 Standard RS232C Gli esempi in Figura 1 mostrano le forma d onda del segnale, che si propaga su un singolo conduttore, per trasmettere un byte serialmente (nell esempio il byte in esadecimale 0x41 ). +5 V Start bit Stop bit 1 logico TTL 0 V logico lsb Viene trasmesso per primo il bit meno significativo (lsb) msb +3 ~ +25 V Space RS ~ -3 V Mark Figura 1: Forme d'onda della trasmissione seriale del byte ( 0x41 ) La forma d onda nella Figura 1 della pagina precedente rappresenta quella a livelli TTL vista al pin di trasmissione dell integrato di codifica seriale. La forma d onda in basso mostra la stessa convertita ai livelli RS232C grazie ad un Convertitore di Livello RS- 232 (l integrato MAX 232 per fare un esempio). Le tensioni dei livelli della RS232C sono usati per assicurare una trasmissione error-free su grandi distanze che non si potrebbe avere con le tensioni dei livelli TTL e sono presenti su tutte le linee della porta seriale (RxD, TxD, RTS, CTS, DCD, ecc.). Come mostrato in Figura 1, ogni byte è

3 Appendice - Comunicazione seriale 94 preceduto da un bit di start ed è seguito da un bit di stop. I bits di start e di stop sono usati per sincronizzare il ricevitore seriale. Il byte di dati viene sempre trasmesso partendo dal bit meno significativo (lsb). Per il controllo d errore è anche possibile includere un bit di parità, appena prima del bit di stop. I bits sono trasmessi in specifici intervalli di tempo determinati dalla baud rate del segnale seriale. La baud rate è il reciproco del tempo necessario per spedire un bit. Comunicazioni seriali error-free richiedono che la baud rate, il numero di bits di dati, il numero di bits di stop e la presenza o meno del bit di parità, siano gli stessi sia al trasmettitore che al ricevitore. La comunicazione di tipo RS232 è asincrona cioè un segnale di clock non viene trasmesso con i dati. Ogni word di dati viene sincronizzata grazie al proprio bit di start ed a un clock interno, presente su entrambe le parti in comunicazione, per la definizione della temporizzazione. I dati spediti in questo modo sono detti framed. Questo perché le informazioni sono racchiuse (framed) tra un bit di start ed un bit di stop. Il bit di stop deve sempre essere ricevuto come uno 0 logico altrimenti si verifica un cosiddetto Frame Error. L errore si manifesta tipicamente quando ai due lati della comunicazione si utilizzano velocità differenti. I livelli logici RS-232 utilizzano tensioni da +3 a +25 volts per definire uno Space ( 0 logico) e tensioni da 25 a 3 volts per un Mark ( 1 logico). Le tensioni fuori da questi intervalli sono indefinite. A.2.1 Connettore RS232 I Personal Computer hanno connettori SUB-D a 9 o 25 pin di tipo maschio. Il layout dei pin è decritto nella Figura 2 (vista dall esterno del PC) Figura 2: Layout dei pin della porta seriale (vista dall esterno)

4 Appendice - Comunicazione seriale 95 Nome 25 pin 9 pin Direzione Nome Completo Osservazioni (V24) TxD 2 3 Output Transmit Data Serial Data Output RxD 3 2 Input Receive Data Serial Data Input RTS 4 7 Output Request To Send PC pronto per scambiare dati CTS 5 8 Input Clear To Send Modem pronto per scambiare dati DTR 20 4 Output Data Terminal PC pronto al Ready collegamento DSR 6 6 Input Data Set Raedy Modem pronto al collegamento RI 22 9 Input Ring Indicator Modem ha rilevato una chiamata sulla linea PSTN DCD 8 1 Input Data Carrier Detect Modem ha rilevato una portante GND Signal Ground Massa dei segnali Protective Ground Non usarlo come massa dei segnali Tabella 1: Informazioni sui pin dei connettori seriali Le linee più importanti sono RxD, TxD e GND. Le altre sono usate da modems, stampanti e plotters al fine di indicare il loro stato interno. A.2.2 Cavo Null Modem I dispositivi che usano cavi seriali per le loro comunicazioni sono divisi in due categorie: quella dei DCE (Data Communications Equipment) e quella dei DTE (Data Terminal Equipment). Alla categoria dei Data Communications Equipment fanno parte i dispositivi come modems, stampanti, plotters, ecc., mentre un computer o un terminale fa parte della categoria Data Terminal Equipment. Un cavo Null Modem è usato per collegare due dispositivi DTE. Questo cavo è comunemente usato come un sistema, a basso costo, per usare network games o per trasferire files tra due computers usando i protocolli Zmodem, Xmodem, ecc. Può anche essere usato con molti Microprocessor Development Systems (Sistemi di sviluppo a microprocessore).

5 Appendice - Comunicazione seriale 96 D D TxD RxD GND DTR DSR DCD RTS CTS RxD TxD GND DTR DSR DCD RTS CTS D D Figura 3: Diagramma di collegamento dei fili di un cavo Null Modem Questo schema richiede solo tre fili (TxD, RxD e GND) e ciò consente un notevole risparmio nella realizzazione di cavi molto lunghi. La teoria di funzionamento è abbastanza semplice. L obiettivo è quello di far credere al computer che la comunicazione sia con un modem invece che con un altro computer. Qualsiasi dato trasmesso dal primo computer deve essere ricevuto dal secondo ed è per questo che il TxD della prima porta è collegato all RxD della seconda e viceversa. Si devono inoltre collegare tra loro i due segnale di massa (GND) per fare in modo di avere la massa in comune tra i due computer. Il Data Terminal Ready è cortocircuitato (looped back) al Data Set Ready ed al Data Carrier Detect su entrambe le porte. Quando il Data Terminal Ready si porta attivo, allora anche il Data Set Ready ed il Data Carrier Detect immediatamente diventano attivi. A questo punto il computer interpreta questo fatto pensando che il modem virtuale a cui e connesso sia pronto per la comunicazione. Quello che rimane ora sono i segnali Request To Send e Clear To Send. Poiché i due computer comunicano alla stessa velocità, il controllo di flusso non è necessario ed è per questo che i due segnali sono cortocircuitati tra loro su ogni porta. Quando un computer vuole trasmettere dei dati, pone il segnale RTS alto; automaticamente anche il segnale CTS va alto, ricevendo così immediatamente la risposta che tutto è pronto per la trasmissione, ed inizia allora la trasmissione dei dati. Si può notare che il Ring Indicator non viene utilizzato. Questo segnale è serve soltanto quando si deve comunicare al computer la presenza di una chiamata in arrivo sulla linea telefonica. Questo pin non risulta utile poiché, in effetti, non c è un modem reale collegato alla linea telefonica.

6 Appendice - Comunicazione seriale 97 A.3 Tipi di UART Il termine UART sta per Universal Asynchronous Receiver/Transmitter. L UART in un PC è quell integrato dedicato alla gestione della comunicazione tra il PC e il dispositivo collegato alla porta seriale. Esistono vari modelli di questo integrato con caratteristiche tra loro lievemente differenti. I vari modelli sono i seguenti: 8250: Primo UART della serie. Non contiene alcun Scratch Register. Il mod. 8250A è una versione migliorata che possiede un bus dati più veloce. 8250A: Più veloce dell 8250 sul lato del bus. Ha le stesse caratteristiche software del B: Molto simile al : Usato sulle schede madri AT (migliorata la velocità del bus rispetto al 8250). Opera facilmente a 38,4 kbps. Ancora un modello molto comune oggi : Prima generazione di UART bufferizzati. Possiede un buffer di 16 byte ma avendo problemi di funzionamento è stato sostituito dal modello 16550A A: Modello di UART che si è maggiormente diffuso per l utilizzo con modem veloci. I buffer FIFO, su questo modello, funzionano correttamente : Famiglia di UART molto recente. Contiene un buffer FIFO di 32 bytes, caratteri X-On/X-Off programmabili e supporto del power management : Prodotto dalla Texas Instruments. Contiene un buffer di 64 bytes. A.4 Registri della porta seriale A.4.1 Indirizzi della porta & IRQ Nella tabella seguente sono riportati gli indirizzi delle porte standard. Questi sono validi per la maggior parte dei PC. Nome Indirizzo IRQ COM 1 3F8 4 COM 2 2F8 3 COM 3 3E8 4 COM 4 2E8 3 Tabella 2: Indirizzi delle porte seriali standard

7 Appendice - Comunicazione seriale 98 A.4.2 Descrizione dei registri Divisor Latch Access Bit (DLAB) I valori di DLAB, mostrati nella Tabella 3 nella omonima colonna, permettono il cambiamento del riferimento dell indirizzo a due registri diversi. In questo modo la UART è capace di avere 12 registri (incluso lo scratch register) utilizzando appena 8 indirizzi di porta. DLAB sta per Divisor Latch Access Bit. Quando il bit DLAB è posto ad uno attraverso il Line Control Register, due nuovi registri diventano disponibili e da questi è possibile specificare la velocità di comunicazione in bits per secondo (bps). Indirizzo Base DLAB Lettura/Scrittura Abrev. Nome Registro Scrittura - Transmitter Holding Buffer 0 Lettura - Receiver Buffer 1 Lettura/Scrittura - Divisor Latch Low Byte 0 Lettura/Scrittura IER Interrupt Enable Register 1 Lettura/Scrittura - Divisor Latch High Byte - Lettura IIR Interrupt Identification Register Scrittura FCR FIFO Control Register Lettura/Scrittura LCR Line Control Register Lettura/Scrittura MCR Modem Control Register Lettura LSR Line Status Register Lettura MSR Modem Status Register Lettura/Scrittura - Scratch Register Tabella 3: Tabella dei registri L UART possiede un oscillatore funzionante ad una frequenza intorno ai 1,8432 MHz. L UART incorpora un contatore che permette una divisione per 16 del segnale di clock. Assumendo così che il segnale di clock abbia una frequenza di 1,8432 MHz, otterremo, dopo il divisore, una frequenza di hertz ( /16), permettendo all UART di trasmettere e ricevere alla velocità di bits per secondo (bps). Questa velocità di comunicazione va bene per i dispositivi che sono in grado anch essi di raggiungerla (Modem veloci, ecc.) ma non, in generale, per tutte le periferiche. Per questo motivo l UART è dotata di un Programmable Baud Rate Generator controllato da due registri. Per esempio se si vuole stabilire una comunicazione a bps si deve dividere per 48 per ottenere in questo modo un clock a hertz. Il divisore, in questo caso 48, risiede in due registri controllati dal Divisor Latch Access Bit. Questo divisore è qualsiasi numero intero memorizzabile in 16 bits (quindi i valori possibili

8 Appendice - Comunicazione seriale 99 vanno da 0 a ). L UART ha un bus dati di soli 8 bits ed è per questo che vengono utilizzati due registri. Il primo registro ( Indirizzo Base + 0 con DLAB = 1) memorizza il Divisor Latch Low Byte mentre il secondo ( Indirizzo Base + 1 con DLAB = 1) memorizza il Divisor Latch High Byte. La tabella seguente mostra alcune delle velocità più comuni ed i relativi valori di divisione. I valori dei due registri sono espressi in esadecimale. Velocità (bps) Divisore (dec) Divisor Latch High Divisor Latch Low Byte Byte h 00h h 80h h C0h h 30h h 18h h 0Ch h 06h h 03h h 02h h 01h Tabella 4: Divisori della Baud Rate più comuni Interrupt Enable Register (IER) L Interrupt Enable Register è uno dei registri dell UART più facili da comprendere. Bit Note Bit 7 Riservato Bit 6 Riservato Bit 5 Abilita Low Power Mode (solo mod ) Bit 4 Abilita Sleep Mode (solo mod ) Bit 3 Abilita Modem Status Interrupt Bit 2 Abilita Receiver Line Status Interrupt Bit 1 Abilits Transmitter Holdin Register Empty Interrupt Bit 0 Abilita Received Data Available Interrupt Tabella 5: Interrupt Enable Register Ponendo ad uno il bit 0 si abilita l interrupt di segnalazione di disponibilità di dati ricevuti che si verifica quando il registro/buffer FIFO di ricezione contiene dati da essere letti dalla CPU.

9 Appendice - Comunicazione seriale 100 Il bit 1 abilita l interrupt che segnala quando il buffer di trasmissione è vuoto. Il bit 2 abilita l interrupt sullo stato della linea che segnala il cambiamento di stato della linea di ricezione. Analogamente il bit 3 abilita l interrupt sullo stato del modem. I bits da 4 a 7 sono di facile comprensione. Interrupt Identification Register (IIR) L Interrupt Identification Register è un registro a sola lettura. I bits 6 e 7 forniscono informazioni sullo stato del buffer FIFO. Quando entrambi i bits sono a zero nessun buffer FIFO è attivo. Questo è l unico risultato che si riceve dai modelli di UART 8250 e Se il bit 7 è alto e il bit 6 è basso, allora la UART ha i buffers abilitati ma inutilizzabili. Questo accade nella UART modello dove un bug rende i buffers FIFO inutilizzabili. Se entrambi i bits sono ad uno allora i buffers sono abilitati e funzionanti. I bits 4 e 5 sono riservati. Il bit 3 mostra lo stato del Time-out Interrupt implementato sui modelli di UART o superiori. Il bit 0 indica se si è verificato un interrupt e lo stato di quest ultimo è specificato dai bits 1 e 2. Questi interrupts funzionano a diversi stati di priorità. Il Line Status Interrupt ha la priorità più alta mentre il Data Available Interrupt ha la priorità più bassa. Bit Note Bit 6 Bit Nessun buffer FIFO Bits 6 e FIFO abilitati ma non utilizzabili 1 1 Buffers FIFO abilitati Bit 5 Abilitazione buffer FIFO a 64 bytes (solo modello 16750) Bit 4 Riservato 0 Riservato nei modelli 8250, Bit 3 1 Time-out Interrupt Pending (solo modello 16550) Bit 1 Bit Modem Status Interrupt Bits 1 e Transmitter Holding Register Empty Interrupt 1 0 Received Data Available Interrupt 1 1 Receiver Line Status Interrupt 0 Interrupt in attesa Bit 0 1 Nessun interrupt in attesa Tabella 6: Interrupt Identification Register First In/First Out Control Register (FCR) Il FIFO Register è un registro a sola scrittura. È usato per il controllo dei buffers FIFO (First In/First Out) situati nei modelli di UART e successivi.

10 Appendice - Comunicazione seriale 101 Il bit 0 abilita la funzionalità di trasmissione e di ricezione dei buffers FIFO. Ponendo a zero questo bit si ha la perdita dei dati memorizzati nei buffers. I bits 1 e 2 controllano l azzeramento rispettivamente del buffer di ricezione e del buffer di trasmissione lasciando inalterato lo stato dello shift register. Sono bits auto resettanti e quindi non è necessario mettrli a zero ad operazione avvenuta. Il bit 3 abilita la modalità DMA che è disponibile nel modelli UART e successivi. Il bit 4 è riservato e quello 5 abilita il buffer FIFO nel modello I bits 6 e 7 sono usati per impostare il livello di triggering del buffer FIFO di ricezione. Per esempio se il bit 7 è posto ad uno e quello 6 a zero, allora il livello di trigger è impostato a 8 bytes. Quando ci sono 8 bytes di dati nel buffer di ricezione allora si verifica il Received Data Available Interrupt (vedi Tabella 6). Bit Note Bit 7 Bit 6 Interrupt Trigger Level byte Bits 6 e bytes bytes bytes Bit 5 Abilita il buffer FIFO di 64 bytes (solo modello UART 16750) Bit 4 Riservato Bit 3 DMA Mode Select. Cambia lo stato dei pin RXRDY & TXRDY dal modo 1 al 2 Bit 2 Pulisci il buffer FIFO di trasmissione Bit 1 Pulisci il buffer FIFO di ricezione Bit 0 Abilita i buffers FIFO Tabella 7: FIFO Control Register Line Control Register (LCR) Il Line Control Register imposta i parametri base della comunicazione. Il bit 7 è il Divisor Latch Access Bit o, più in breve, DLAB (vedi Divisor Latch Access Bit (DLAB)). Il bit 6 configura il Break Enable. Quando questo bit è attivo, la linea TxD si porta nello stato Spacing (la tensione in uscita della linea di trasmissione è costante e pari al valore Space ; vedi Figura 1) che causa una interruzione (break) nella UART in ricezione. Ponendo il bit a zero si disabilita questa funzione. I bits 3, 4 e 5 selezionano la parità. Il bit 3 abilita il controllo di parità mentre il bit 5 controlla la se la parità debba essere di tipo sticky. La parità sticky è semplicemente

11 Appendice - Comunicazione seriale 102 quando il bit di parità viene trasmesso e controllato sempre come un 1 o uno 0. Questo metodo ha avuto molto poco successo nel controllo d errore poiché se i primi bits di dati contengono un errore ed il bit di parità sticky è impostato in un modo opportuno, l errore di parità non si manifesterà pur essendo la trasmissione errata. La parità sticky alta mette sempre ad 1 il bit di parità mentre la parità sticky bassa lo mette sempre ad 0. Bit Bit 7 Bit 6 Bits 3, 4 e 5 Bit 2 Bits 0 e 1 Note 1 Divisor Latch Access Bit 0 Accesso al buffer di ricez., a quello di trasm. ed al Interrupt Enable Register Set Break Enable Bit 5 Bit 4 Bit 3 Selezione della parità X X 0 No Parity Odd Parity Even Parity High Parity (Sticky) Low Parity (Sticky) Lunghezza del bit di stop 0 Un solo bit di stop 1 2 bits di stop per words di 6, 7, 8 bits o 1,5 bits di stop per words di 5 bits Bit 1 Bit 0 Lunghezza della word di dati bits bits bits bits Tabella 8: Line Control Register Se il bit 5 controlla la parità sticky, allora disattivando questo bit si avrà un controllo di parità normale fornita dal fatto che il bit 3 è anch esso attivo. Odd Parity si ha quando il bit di parità è configurato in modo tale che sommando gli 1 presenti nei bits di dati con quello eventuale del bit di parità si ottenga un valore dispari. Nel caso Even Parity invece si dovranno ottenere un numero pari di 1. Ciò permette un buon controllo d errore ma non è un metodo perfetto e quindi un codice CRC-32 è spesso usato per una correzione d errore di tipo software. Se un bit di dati è invertito allora si verifica un errore di parità; tuttavia se due bits di dati sono invertiti non si ha cambiamento di parità tra le due situazioni e quindi pur essendoci un errore questo non viene segnalato.

12 Appendice - Comunicazione seriale 103 Il bit 2 imposta la lunghezza del bit di stop. Ponendo questo bit a zero si utilizza un solo bit di stop mentre ponendolo ad uno si avranno 1,5 o 2 bits di stop in relazione alla lunghezza della word di dati. Si noti che il ricevitore utilizzerà solo il primo bit di stop. I bits 0 ed 1 impostano la lunghezza della word di dati. Una lunghezza di 8 bits è attualmente la più utilizzata. Modem Control Register (MCR) Il Modem Control Register è un registro a lettura ed a scrittura. I bits 5, 6 e 7 sono riservati. Il bit 4 attiva il modo loopback. Nel modo loopback l uscita seriale del trasmettitore è messa nella stato di tipo marking (la tensione in uscita della linea di trasmissione è costante e al valore mark ; vedi Figura 1). L ingresso seriale del ricevitore viene disconnesso. L uscita del trasmettitore è collegata all ingresso del ricevitore. Le linee DSR, CTS, RI e DCD sono disconnesse. Le linee DTR, RTS, OUT1 e OUT2 sono connesse agli ingressi di controllo del modem. Le uscite di controllo del modem sono quindi poste in uno stato inattivo. In questo modo ogni dato che viene posto nei registri di trasmissione in uscita è ricevuto dal circuito di ricezione sullo stesso integrato ed è disponibile nel buffer del ricevitore. Questo può essere utile per testare il funzionamento dell UART. Bit Note Bit 7 Riservato Bit 6 Riservato Bit 5 Autoflow Control Enabled (solo mod ) Bit 4 LoopBack Mode Bit 3 Aux Output 2 Bit 2 Aux Output 1 Bit 1 Force Request To Send Bit 0 Force Data Terminal Ready Tabella 9: Modem Control Register Aux Output 2 può essere connesso al circuito esterno che controllo del processo di interrupt della CPU-UART. Aux Output 1 è normalmente non connesso, ma in alcune schede è usato per commutare dall oscillatore a 1,8432 MHz a quello a 4 MHz che è utilizzato per comunicazioni MIDI. I bits 0 ed 1 semplicemente controllano le loro relative linee dati. Per esempio, ponendo il bit 1 ad 1, si imposta la linea Request To Send attiva.

13 Appendice - Comunicazione seriale 104 Line Status Register (LSR) Il Line Status Register è un registro a sola lettura. Il bit 7 comunica che c è un errore nel bit FIFO ricevuto. Questo bit è alto quando almeno un errore di break, parità o framing si è verificato in un byte contenuto nel buffer FIFO. Quando il bit 6 è alto, sia il Trasmitter Holding Register che lo Shift Register sono vuoti. L Holding Register dell UART contiene il prossimo byte di dati per essere trasferito in modo parallelo. Lo Shift Register è usato per convertire il byte di dati in forma seriale in modo da poter essere trasmesso sulla linea. Quando il bit 5 è alto, solo il Transmitter Holding Register è vuoto. Quindi, quando il bit 6 è alto, non sta avvenendo alcuna conversione seriale e quindi non ci sono attività di trasmissione sulle linee dati. Se il bit 5 è alto allora il Trasmitter Holding Register è vuoto, in questo modo un altro byte può essere spedito alla porta dati, ma una conversione seriale utilizzante lo Shift Register può essere in atto. Bit Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Note Error in Received FIFO Empty Data Holding Registers Empty Transmitter Holding Register Break Interrupt Framing Error Parity Error Overrun Error Data Ready Tabella 10: Line Status Register Il Break Interrupt (bit 4) si verifica quando la linea di ricezione dei dati è mantenuta allo stato logico 0 ( Space ) per un tempo superiore a quello necessario per spedire una intera word, cioè il tempo necessario per spedire il bit di start, i bits di dati, il bit di parità ed i bits di stop. Un Framing Error (bit 3) capita quando l ultimo bit del frame dati non è un bit di stop. Questo errore si verifica se vi è un errore di timing (temporizzazione). Il caso più comune nel quale si verifica questo errore è quando si utilizza un cavo null modem per collegare due computer e quest ultimi comunicano a due differenti velocità (la velocità di trasmissione su un computer è diversa da quella di ricezione dell altro e viceversa). Un Overrun Error normalmente si verifica quando un programma legge i

14 Appendice - Comunicazione seriale 105 dati dalla porta seriale ad una velocità insufficiente. Se non si riesce a togliere il byte di dati dal registro della porta seriale abbastanza velocemente prima che un altro byte di dati arrivi, allora i dati del byte vanno persi e si verifica l errore. Il bit 0 segnala i dati pronti e sta ad indicare che un byte è stato ricevuto dall UART ed è nel buffer di ricezione pronto per essere letto. Modem Status Register (MSR) Il bit 0 del Modem Status Register mostra il Delta Clear To Send. Il Delta sta a significare un cambiamento. Quindo il bit 0 indica un cambiamento nella linea Clear To Send dall ultima lettura di questo registro. Analogamente i bits 1 e 3 indicano cambiamenti alle rispettive linee. Il bit 2 indica che c è un cambiamento dello stato della linea Ring Indicator da basso ad alto. I bits da 4 a 7 quando letti, mostrano lo stato corrente delle rispettive linee dati. Bit Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Note Carrier Detect Ring Indicator Data Set Ready Clear To Send Delta Data Carrier Detect Trailing Edge Ring Indicator Delta Data Set Ready Delta Clear To Send Tabella 11: Modem Status Register Scratch Register Lo Scratch Register non viene utilizzato per la comunicazione ma è piuttosto usato per memorizzare un byte di dati. Il suo vero utilizzo è quello di determinare se la UART nel PC fa parte della famiglia 8250/8250B o della famiglia 8250A/16450.

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