Stato di NA62 report da una Mini-Review 21-Marzo-2014

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1 Stato di NA62 report da una Mini-Review 21-Marzo-2014 Luciano Bosisio, Paolo Camarri, Stefania Spagnolo, Vincenzo Vagnoni Riunione CSN1 9 Aprile 2014 Roma

2 Motivazioni e Obiettivi 2014 anno cruciale per NA62 primo physics-commissioning run 15Ott-15Dic assumendo 10% di intensità del fascio e efficienza ~nominale si potrebbe raggiungere la sensibilità per la misura del BR K + π + νν [8x10-11 ] predetto dal Modello Standard preceduto da un fittissimo piano di installazione 60 giorni di presa dati per un run di commissioning 2

3 Mini-review Agenda A settembre 2013 stabilita una mini-review per monitorare progressi nella primavera 2014 presentazione e discussione degli items a maggiore coinvolgimento INFN più critici per il piano di lavoro per il 2014 presentato nel preventivi dell anno scorso: GTK e TDAQ che hanno recentemente determinato extracosti: LAV e TDAQ 3

4 Motivazioni e Obiettivi Tutti i sotto-detector a partecipazione INFN (+ LKr + Computing ) hanno coordinatori INFN Ruolo INFN GTK: FE, TO, CERN, Louvain VETI: LNF, NA, PI RICH: FE, FI, PG, CERN TDAQ: FE, LNF, PG, PI, RM2, TO, Birmingham, CERN, Mainz LKr: CERN, conv. italiano Computing: all 4

5 Motivazioni Schedule INFN: GTK appare su un path critico a settembre 2013 (incertezza sulla performance del chip e sulla affidabilità e efficienza della procedura di bonding) Text prima versione del CHIP ASIC attesa a Novembre 2013; test fino a Giugno 2014 bump-bonding test (su chip / sensori dummy) termina a inizio 2014; bonding dei chip certificati sui detectors entro Giugno preparazione del sistema di cooling e del readout entro a fine estate integrazione e commissioning (veloci e non critici) in prossimita del run 5

6 Motivazioni Schedule INFN: TDAQ appare su un path critico a settembre 2013 a causa della scarsità di man-power a fronte dei numerosi impegni INFN su: readout comune [TDCboard e TEL62] TEL62 generano extra costi per la sostituzione delle FPGA di progetto con FPGA di nuova generazione - già discussi a settembre 2013 Processore centrale di trigger di livello 0, L0 del LKr Sviluppo di trigger-software per i sottosistemi INFN 6

7 Motivazioni e Obiettivi Schedule INFN per gli altri sotto-sistemi integrazione del readout per tutti i sottosistemi LAV solo una ruota da costruire e installare nel finalizzazione del sistema di calibrazione - no showstopper, ma costi core aumentati per sistema di calibrazione con un led / canale e driver programabili RICH finalizzazione del pannello di supporto degli specchi e del sistema di movimentazione fine degli specchi - no showstopper CHANTI finalizzazione vessel e flange da vuoto - no showstopper non discussi nella mini-review 7

8 Mini-Review Stato del progresso per GTK Stato del progresso del TDAQ Extra costi del LAV: cambiamento di trategia per la calibrazione del sistema Discussione 8

9 Stato del GTK Caratteristiche principali: Tre stazioni di Si-pixel: 60x27 mm 2 ; pixel per stazione; dimensioni dei pixel: 300x300 μm 2 ; spessore: 200 μm. Obiettivo: risoluzione angolare ~16mrad; risoluzione relativa in momento <0.2%, risoluzione temporale ~200 ps/stazione; 10 chip ASIC / stazione; tecnologia 130 nm (p in n); misura della carica da time over threshold; spessore desiderato del chip 100 μm (thinning del wafer prima del bonding); un chip serve 40 x 45 pixels e su un lato si estende per 6.5 mm all'esterno del sensore per alloggiare l'elettronica periferica e permettere le connessioni elettriche tramite wire bonding 9

10 Stato del GTK ASIC IBM ha consegnato i 14 wafer di chip ordinati a fine ottobre 70 chip / wafer => 980 chips; molta ridondanza per rimpiazzare i chip dopo danneggiamento da radiazione (molto veloce) e selezionare quelli nel wafer che passano la certificazione I chip-carrier per i bench-test sono stati consegnati a metà Gennaio test ancora in corso 5 chips wire bonded per test elettrici che hanno verificato: alimentazione, sistema di configurazione, generazione di tensionicorrenti di riferimento; PLL (Phase- Locked-Loop); High speed serial output (3.2 Gbit/s); DLL (Delay-Locked-Loop) tutti i test hanno avuto successo 10

11 Stato del GTK ASIC F. Marchetto 11

12 Stato del GTK ASIC Phase-Locked-Loop F. Marchetto in particolare la trasmissione a 3.2 Gbit/s (un goal rischioso) è verificata 12

13 Stato del GTK ASIC TDC basati su Delay- Locked-Loop. Verificata la frequenza desiderata delle DLL (100 ps) F. Marchetto Delay-Locked-Loop I pixel nel chip hanno valori di guadagno e offset uniformi. Il noise è entro le specifiche (160 elettroni) 13

14 Stato del GTK Bonding Aspetti tecnologicamente innovativi e ad alto rischio: piccolo spessore del chip ~100 μm - mai effettuato il bonding su uno strato così sottile (max realizzato ~150μm su ALICE1LHCb chip, usato per il tracker di ALICE e il RICH di LHCb) l assottigliamento non è critico in se; ma è problematico maneggiare il wafer durante e dopo le operazioni di bonding particolarmente delicata l estensione del chip oltre l area del il sensore tensione di bias max V per evitare scariche tra faccia del sensore e chip attraverso la gap di 20μm occupata dai bump Assottigliamento e bump bonding assegnato a IZM (Berlino), iniziato a Settembre ) pre-produzione: con dummies per dimostrare e raffinare la tecnica (6 mesi) 2) produzione 14

15 Stato del GTK Bonding procedura F. Marchetto i passi più critici 15

16 Stato del GTK Bonding I sensori (dummies, per la pre-serie) sono pronti, i chip (sempre dummies) sono assottigliati Alcuni bump-bonding sia di single-chip che di full-detector realizzati a fine ora lavorazione dei dummies ripresa Rimozione del glass-carrier effettuata sia su single-chip che full-detector. glass-carrier detachment era fatta negli USA, ora è fatta presso IZM che ha acquistato un laser dedicato. I parametri per il detachment, che dipendono principalmente dallo spessore dei chip, sono stati ragionevolmente ottimizzati. Le misure (planarità e connessioni dei bump) sono cominciate. Gli assemblies verranno anche sottoposti a cicli termici e poi rimisurati procedura, strumentazione, tempistica appaiono sotto controllo 16

17 Stato del GTK F. Marchetto Cooling Strutture per il micro-channel-cooling in Si definite, 6 prodotte da Ice-MOS che però non è in grado di assottigliarle e metallizzarle (finora preso EPFL- Lausanne) Produzione e assottigliamento +metallizzazione passano a CEA-Leti Procedura di assemblaggio al detector, materiali per la cornice di sostegno (fibra di Carbonio), connettori (Kovar), colla e spessore definiti Processi di saldature Kovar-Si, e Kovartubi in fase di test La costruzione dell impianto per il cooling è stato assegnato alla ditta Delta TI Impianti (Rivoli, To). La consegna è prevista per metà Agosto Test di assemblaggio con detector dummy da IZM iniziato 17

18 Stato del GTK Readout 1 scheda di RO / chip (30 schede in tutto), connesse ai chip su fibra ottica - 2 tipi di fibre a velocità diversa trasmissione dei dati (tutti gli hit con time-stamp selezionato da Level-0 ±1) a 3.2Gbit/s dati di configurazione/controllo trasmessi a 0.32Gbit/s configurazione e clock gestiti da una daughter-card che alloggia anche una TTC-rq per ricevere i trigger da Level-0 Stato della costruzione delle (30+5) schede a inizio Febbraio finalizzato protocollo e documento con istruzioni di montaggio il montaggio di 15 schede iniziato; consegna delle prime schede in questi giorni 18

19 Stato del GTK Readout Schede prototipo testate nel Dry Run di Novembre 2013 interfaccia con TTC trasmissione dei dati (attraverso fibra) a velocità richiesta verificata; integrità dei dati OK (iniettati da schede di RO e letti da schede di RO) Attività 2014 (da fare) test tramissione dei dati e interfaccia con ASIC reale quality assurance sulla produzione sviluppo software di event building nel PC che gestisce il DAQ sviluppo software di controllo lento delle schede dal PC - adeguamento a protocolli di esperimento per il DCS 19

20 Stato del GTK Servizi/Infrastrutture/Test PCB - responsabile del trasporto per circa 20 cm dei segnali a 3.2 Gbit/sec su piste-rame per la trasmissione dei dati dal chip ai connettori su fibra - rivisto il progetto a fine non critico Meccanica: Vessel GTK1 installato, 2 Vessel uguali pronti per Giugno (spare e GTK2), Vessel per GTK3 comune a CHANTI in lavorazione a Napoli Scheda per la certificazione degli ASIC prima del bonding (pronta per metà aprile), poi test Scheda (pronta) per la certificazione del bonding sui dummies basata su desy-chain che permettono di testare la connessione di un sotto-insieme di pixel al chip test su dummies iniziati 20

21 Mini-Review Stato del progresso per GTK Stato del progresso del TDAQ Extra costi del LAV: cambiamento di trategia per la calibrazione del sistema Discussione 21

22 Stato del TDAQ Trigger/readout comune (TDCB + TEL62) - PI Trigger L0 LKr - RM2 Processore centrale trigger L0 (L0TP) - FE, TO Contributo a trigger software - tutti 22

23 Stato del TDAQ TDC board Usate da CEDAR, CHANTI, LAV, RICH, CHOD, MUV, SAC, IRC a Settembre 2013, progetto (ereditato e upgradato dal gruppo INFN, FW nuovo) congelato dal 2012, 26% prodotte; attività prevista per il 2014 produzione e test (PCB di test realizzata) + installazione Stato: produzione iniziata a Marzo 2014, terminerà a fine Aprile ma test non automatizzato per mancanza di manpower dedicato 23

24 Stato del TDAQ TEL62 Evoluzione di TELL1 (LHCb); usate da CEDAR, CHANTI, LAV, RICH, LKr, LKr/L0 trig, CHOD, MUV a Settembre 2013, 15% del totale (94) prodotte; appena deciso cambiamento della ditta di produzione PCB e montaggio (maggiore affidabilità della precedente); attività prevista per il 2014 produzione e test (PCB di test realizzatato) + sviluppo schede intercomunicazione (per trigger LAV e RICH) e schede Gbit, sviluppo firmware comune (readout, trigger, comunicazione con schede ancillari, monitoring) e integrazione del firmware detectorspecific (LAV e LKr già disponibili), deciso e finanziato upgrade delle FPGA (~raddoppiate risorse di calcolo e memoria) Stato: tutti i PCB prodotti, componenti disponibili (schede Gbit in arrivo) nuove FPGA arrivate a metà Marzo, in corso vendita delle vecchie (ad ALTERA che offre sconto sulle nuove) 5 schede assemblate dalla nuova ditta: 2 con problemi (di saldatura), 1 caso banale, l altro riguarda una FPGA scheda per il test JTAG pronta, verifica 90% delle connessioni, facile certificare scheda funzionante come da specifiche, critica l identificazione di problemi produzione in 2 tranches, sarà completa a ridosso dell estate 24

25 Stato del TDAQ M. Sozzi TEL62-FW Missing parts: Calibration/ monitoring code for each sub-detector RICH, CHOD, LAV, MUV3 ( ) TDC dead-time monitoring End-of-burst data from SD Common inter-board communication (PG recentemente ha accettato di occuparsene) Trigger code for: CHOD (PG), MUV3 ( ) including multiple- TEL primitive merging (RICH and LAV) More diagnostics 25

26 Stato del TDAQ LKr-L0 M. Sozzi primi prototipi realizzati Con le nuove FPGA i dati di trigger risiedono nella memoria interna (no DDR) inoltre più risorse disponibili per calcolo: Latenze di calcolo nelle FPGA misurate: O(30 μs) < 100μs Pre-produzione inizio giugno Produzione completa a fine luglio 26

27 Stato del TDAQ L0-CTP 2 proposte ancora in sviluppo e discussione: PC based (FE)- la decisione di trigger è presa da una CPU di un PC dedicato, scheda TERASIC [basata su FPGA] usata per interfaccia con i trigger/ro dei detectors hardware based (TO)- scheda TERASIC impiegata per costruire la decisione di trigger e comunicare in entrambi i casi schede ancillari custom [diverse] FW della scheda GbE in comune, scheda figlia di interfaccia con i trigger di detectors e FW in comune varie test parziali soddisfacenti, no dimostrazione completa ma no showstopper per nessuna delle due soluzioni 27

28 Stato del TDAQ SW di trigger Il trigger di alto livello (L1 e L2) è un dominio problematico sw di readout dei dati nella farm di PC sviluppato a Mainz con contributi INFN (contrattista) algoritmi di trigger di L1 e L2 mancanti, di conseguenza riduzione del rate e dimensionamento della farm non chiaro ipotesi di base 30 PC (2 CPUs, 8 o12 cores, 64 GB di memoria) FIRB Lamanna GPU (non baseline) da integrare in seguito per potenziamento L1 e L2 [test in corso questo mese, previsto utilizzo parassita nel physics&commissioning run di fine 2014] Dry run (Nov 2013): coord. R. Fantechi - superati problemi incontrati nei precedenti dry run - R/O comune con firmware V2, rate max readout 1 MHz, rate in PC 10 khz, primi test generazione primitive trigger (LAV) da Marzo modalità di dry run continuo per test / sviluppo e integrazione in vista del commissioning a Ottobre-Novembre 28

29 Stato del TDAQ SW di trigger M. Sozzi 29

30 Stato del TDAQ le criticità non solo INFN Produzioni hardware, L0TP finale, Firmware TEL62 trigger [mancano 3/4 dei contributi dei sub-detector], TDAQ STRAW, MUV1-2; Trigger software L1/L2, Test di radiazione TEL62 (*), Integrazione e test, Dimostrazione rate readout farm Convergenza sufficiente ad affrontare il run di fine 2014, con sistema di Trigger/Daq non ottimale per la fisica * effettuato nelle settimane scorse con un fascio di muoni (flussi paragonabili a situazione in NA62) a Oxford -no errori- da effettuare con neutroni 30

31 Mini-Review Stato del progresso per GTK Stato del progresso del TDAQ Extra costi del LAV: cambiamento di strategia per la calibrazione del sistema Discussione 31

32 Sistema di calibrazione del LAV LAV performance di progetto: ineff. <10-4 per fotoni di E>200MeV nell accettanza angolare del sistema sistema di calibrazione necessario alla calibrazione in situ del guadagno e all allineamento temporale e al debugging del sistema in fase in fase di commissioning e nel lungo termine per monitorare stabilità di guadagno scala dei tempi e identificazione di canali problematici da riparare. variazioni di guadagno potenzialmente causate da ageing dei vetri a piobo, variazioni di temperatura nel PMT, ingiallimento da radiazione dei vetri, etc readout basato sulla misura del Time over Threshold; Thr=7mV, variazioni di risposta del 10% attorno alla soglia inducono ineff. di qualche %; anche una piccola frazione (%) di blocchi in questa situazione si riflette in ineff. globale ~ 0.1% inaccettabile 32

33 Sistema di calibrazione del LAV Piano originale: sorgenti splittate e distribuite su fibra ottica; la sorgente intensa comporta una durata del segnale lunga non gestibili con il R/O basato su ToT Installato 1 led veloce a bassa capacità per ogni blocco di vetro A. Antonelli sistema di calibrazione implementato e testato utilizzando un led driver su standard camac sviluppato a LNF Costo non previsto in partenza copre il sistema di schede di led driver programmabili 33

34 Sistema di calibrazione del LAV Schema di calibrazione CAEN V792 A. Antonelli intensità del LED variata per ottenere la relazione QQDC vs QTOT relazione misurata con e - della BTF verifica calibrazione con mip = calibrazione con LED uniformità della calib verificata al variare dei LED e dei blocchi di vetro (per Q<70pC) misura del guadagno dalla pendenza della relazione lineare tra σ 2 Q e Q 34

35 Sistema di calibrazione del LAV Usata per derivare QT in funzione di ToT Valor medio di QT vs QQDC A. Antonelli deviazione standard di QT - QQDC errore di calibrazione < errore intrinseco su Q Misura del guadagno consistente usando QT o QQDC G = (2.34 ± 0.02)

36 Progetto scheda LED driver Progetto finale Implementato su 9U VME boards per Wiener (FEE) crate 32 canali per board; output su connettori 2xDB37 Pulse height regolabile tra 0-20V con 14 bit, LSB dell ordine di 1.2 mv, durata temporale del segnale ns Capacità di triggering, controllo remoto (CANOPEN o Ethernet) e locale (USB) A. Antonelli Costi: 3k per scheda da 32 canali; 81+4spares 255k 36

37 Conclusioni Stato dell avanzamento dei lavori in linea con le previsioni (apparentemente ottimistiche) di Settembre scorso ASIC di GTK OK alla prima produzione - successo notevole - e bumpbonding sotto controllo TDAQ piano di lavoro estremamente fitto, cronica carenza di personale, no seri showstoppers Stima costi core extra per TDAQ e LAV come anticipato a Settembre 2013 (slide successive) Il commissioning imminente della fisica suggerisce l opportunità di usufruire della formula dei simil-fellow per potenziare l impatto INFN nell esperimento (la collaborazione pensa a un paio di posizioni da richiedere per il primo anno di run) 37

38 Costi CORE richiamo MoU + extra costi da MoU presentata a Sett

39 Costi CORE Assegnazioni a Gennaio 2014 CORE: 30 k LNF (LAV) CORE: 60 k RM1 (Computing) CORE: 30 k RM2 (TDAQ) CORE: 34.5 k PI (TDAQ) Da assegnare a metà 2014 (attualmente nel fondone indiviso) extra CORE: 57 k LNF (LAV) extra CORE: 50 k PI (TDAQ) extra CORE: 80 k RM2 (TDAQ) extra CORE: 30 k PI (TDAQ) extra CORE: 20 k PI (TDAQ, reintregrazione tubi a vuoto) extra CORE: 12 k NA (CHANTI) Quello che rimane da finanziare per il LAV è spostato al 2015, 108 k, se costo totale del sistema di calibrazione sarà 255 k come da review. No extra costi finora per il GTK, ma la collaborazione valuterà nei prossimi mesi (feedback in commissione per Giugno) la necessità di qualche residuo di spesa per il