Elettronica dei Sistemi Digitali L-A 2008/09
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- Diana Berardino
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1 L-A 2008/09 Aldo Romani, tel Sito Web del corso: Avvisi e Materiale Didattico ( staff A. Romani L-A Cesena Avvisi web: Tutte le comunicazioni ufficiali verranno pubblicate sul sistema web di avvisi di ateneo Feed RSS Ricevimento II Facoltà Ing., Cesena, Sede di Via Rasi, Martedì (ma In genere prima e dopo le lezioni) Lab ARCES-LYRAS, Forlì, Via Seganti 103 su appuntamento (5 Min a piedi dalla facolta di Ingegneria di Forlì, hangar aeroporto) CONTROLLARE sempre Avvisi Web ARCES-LYRAS Lab University of Bologna
2 Struttura del Corso Il corso sarà strutturato in due parti, indipendenti tra loro: 1. una parte di teoria o o o o aritmetica computazionale sistemi e architetture digitali protocolli di comunicazione memorie 2. progettazione di reti digitali da svolgersi in laboratorio o o su dispositivi FPGA tramite il linguaggio di descrizione hardware VHDL mediante l uso di sistemi a microcontrollore ARCES-LYRAS Lab University of Bologna Elettronica dei Sistemi Digitali L-A
3 Laboratorio Progetto di reti digitali attraverso linguaggio di descrizione hardware VHDL Sintesi logica e simulazione mediante Altera Quartus II v6.0 Download free sul sito Download Center Altera Legacy Design Software Quartus II Software Archive Progetto di semplici applicazioni tramite microcontrollori in linguaggio C Microchip MPLAB IDE + C18 Da svolgersi presso il laboratorio LELE di Via Venezia 260 salvo diverse indicazioni ATTENZIONE: errore nell orario pubblicato su web ARCES-LYRAS Lab University of Bologna
4 Parte 1 Corso di teoria da svolgersi in aula. Sono disponibili dispense sulle lezioni svolte sul sito del corso. La dispensa sulle memorie a semiconduttore è disponibile in formato cartaceo Testi di consultazione, reperibili in biblioteca: J.Rabaey, A.Chandrakasan, B.Nikolic: Digital Integrated Circuits: A design perspective / Circuti integrati digitali: l ottica del progettista, 2 nd /3 rd Edition, Prentice Hall 2003 Slides delle lezioni del prof.rabaey (UC Berkeley), dal sito del testo. P.Spirito, Elettronica Digitale, 2ed., McGraw-Hill J. Hennessy, D. Patterson, Computer Architecture. A Quantitative Approach, Morgan Kaufmann Publishers, 1990 ARCES-LYRAS Lab University of Bologna Elettronica dei Sistemi Digitali L-A
5 Parte 2 Esercitazioni da svolgersi nel laboratorio didattico di Elettronica (LELE) tipicamente, mercoledì pomeriggio (ma non la prima settimana di corso!!) Le esercitazioni verteranno sul progetto di circuiti digitali su FPGA Altera (simulazione/mappatura su hw) sulla realizzazione di semplici circuiti con microcontrollori Microchip PIC Sul sito del corso sono disponibili esercizi svolti e soluzioni e le tracce delle esercitazioni Il software per le esercitazioni e gratuito, e puo essere installato seguendo le istruzioni sul sito Testo di riferimento: Appunti a lezione D. L. Perry, VHDL. Programming by Examples, McGraw-Hill, 2002 (reperibile in biblioteca) Richard Geissler, Slavek Bulach, VHDL Manual, online Università di Ulm e sul sito web del corso ATTENZIONE: descrive il linguaggio nella sua accezione più ampia e non il subset VHDL sintetizzabile ARCES-LYRAS Lab University of Bologna Elettronica dei Sistemi Digitali
6 Modalità di esame Prova scritta di teoria (~2 h), nessun appunto/dispensa/libro concesso In genere 4 domande aperte sulle parti del corso. Prova pratica di progetto in laboratorio (2h), documentazione permessa progetto, sintesi logica e simulazione di una rete digitale no calcolatori portatili no mezzi di comunicazione Le prove sono indipendenti, possono essere svolte lo stesso appello o separatamente È possibile sostenere entrambe le prove lo stesso giorno Dall a.a. 2008/2009 LE PROVE HANNO VALIDITA DI UN ANNO Il voto finale e la media aritmetica dei due risultati Se si ripete una delle prove rimane valido il risultato migliore conseguito ARCES-LYRAS Lab University of Bologna Elettronica dei Sistemi Digitali
7 Appelli di Esame Ancora da stabilire. Almeno 2 appelli nella sessione successiva al termine del corso Altri due appelli a Giugno, Luglio Almeno un appello nelle successive sessioni di esame Liste e risultati su Uniwex ARCES-LYRAS Lab University of Bologna Elettronica dei Sistemi Digitali
8 Elettronica dei Sistemi Digitali L-A Università di Bologna, sede di Cesena F.Campi A.a
9 Sistemi Elettronici Digitali SISTEMA DIGITALE = Sistema che trasmette e/o mantiene informazione sotto forma di grandezza elettrica DISCRETA (rappresentata attraverso un valore FINITO) In pratica, I sistemi digitali utilizzano come unita di memorizzazione e comunicazione il BIT LOGICO (1,0)
10 Sistemi Digitali X(t) ALGORITMO (stato) Y(t) Applicazioni: Controllo di Sistemi/Processi fisici Elaborazione dei segnali Digitali (DSP Digital Signal Processing)
11 Architetture Digitali di Calcolo X(t) ALGORITMO Y(t) ASIC Architetture Programmabili (P, DSP, MCU) FPGA
12 The First Computer The Babbage Difference Engine (1832) 25,000 parts cost: 17,470
13 ENIAC - The first electronic computer (1946)
14 The Transistor Revolution First transistor Bell Labs, 1948
15 The First Integrated Circuits Bipolar logic 1960 s ECL 3-input Gate Motorola 1966
16 Intel 4004 Micro-Processor transistors <1 MHz operation
17 Intel Pentium 4 Microprocessor million transistors >1.5 GHz
18 Intel 45nm CPU 4E+8 (and more) transistors >3GHz operating frequency
19 Moore s Law lin 1965, Gordon Moore (Intel) noted that the number of transistors on a chip doubled every 18 to 24 months. lhe made a prediction that semiconductor technology will double its effectiveness every 18 months
20 LOG 2 OF THE NUMBER OF COMPONENTS PER INTEGRATED FUNCTION Moore s Law Electronics, April 19, 1965.
21 Transistor Counts 1,000,000 K 1 Billion Transistors 100,000 10,000 1, i486 Pentium i Courtesy, Intel Pentium III Pentium II Pentium Pro Projected Source: Intel
22 Die size (mm) Die Size Growth P6 486 Pentium proc ~7% growth per year ~2X growth in 10 years Year Die size grows by 14% to satisfy Moore s Law Courtesy, Intel
23 Frequency (Mhz) Frequency 8086 Doubles every 2 years P6 Pentium proc Year Courtesy, Intel
24 Power (Watts) Power Dissipation 100 P6 Pentium proc Year Lead Microprocessors power continues to increase Courtesy, Intel
25 Not Only Microprocessors Cell Phone Small Signal RF Power RF Units Digital Cellular Market (Phones Shipped) M 86M 162M 260M 435M Power Management Analog Baseband Digital Baseband (DSP + MCU) (data from Texas Instruments)
26 A short list of embedded systems Anti-lock brakes Auto-focus cameras Automatic teller machines Automatic toll systems Automatic transmission Avionic systems Battery chargers Camcorders Cell phones Cell-phone base stations Cordless phones Cruise control Curbside check-in systems Digital cameras Disk drives Electronic card readers Electronic instruments Electronic toys/games Factory control Fax machines Fingerprint identifiers Home security systems Life-support systems Medical testing systems Modems MPEG decoders Network cards Network switches/routers On-board navigation Pagers Photocopiers Point-of-sale systems Portable video games Printers Satellite phones Scanners Smart ovens/dishwashers Speech recognizers Stereo systems Teleconferencing systems Televisions Temperature controllers Theft tracking systems TV set-top boxes VCR s, DVD players Video game consoles Video phones Washers and dryers And the list goes on and on
27 Challenges in Digital Design Microscopic Problems Ultra-high speed design Interconnect Noise, Crosstalk Reliability, Manufacturability Power Dissipation Clock distribution. Everything Looks a Little Different? Macroscopic Issues Time-to-Market Millions of Gates High-Level Abstractions Reuse & IP: Portability Predictability etc. and There s a Lot of Them! 27
28 Complexity Productivity (K) Trans./Staff - Mo. Productivity Trends 10,000,000 10,000 Logic Transistor per Chip (M) 1,000,000 1, , , , Logic Tr./Chip Tr./Staff Month. x x x x x x x x 58%/Yr. compounded Complexity growth rate 21%/Yr. compound Productivity growth rate 100,000,000 10,000,000 1,000, ,000 10,000 1, Source: Sematech Complexity outpaces design productivity Courtesy, ITRS Roadmap
29 Why Scaling? Technology shrinks by 0.7/generation With every generation can integrate 2x more functions per chip; chip cost does not increase significantly Cost of a function decreases by 2x But How to design chips with more and more functions? Design engineering population does not double every two years Hence, a need for more efficient design methods Exploit different levels of abstraction
30 Design Abstraction Levels SYSTEM BOARD CHIP + MODULE GATE CIRCUIT S n+ G DEVICE D n+
31 Design Metrics How to evaluate performance of a digital circuit (gate, block, )? Cost Reliability Scalability Speed (delay, operating frequency) Power dissipation Energy to perform a function
32 Cost of Integrated Circuits NRE (non-recurrent engineering) costs one-time cost factor design time and effort, mask generation Recurrent costs proportional to volume proportional to chip area silicon processing, packaging, test
33 Design challenge optimizing design metrics Common metrics Unit cost: the monetary cost of manufacturing each copy of the system, excluding NRE cost NRE cost (Non-Recurring Engineering cost): The one-time monetary cost of designing the system Size: the physical space required by the system Performance: the execution time or throughput of the system Power: the amount of power consumed by the system Flexibility: the ability to change the functionality of the system without incurring heavy NRE cost
34 Design challenge optimizing design metrics Common metrics (continued) Time-to-prototype: the time needed to build a working version of the system Time-to-market: the time required to develop a system to the point that it can be released and sold to customers Maintainability: the ability to modify the system after its initial release Correctness, safety, many more
35 NRE Cost is Increasing
36 Die Cost Single die Wafer Going up to 12 (30cm) From
37 Yield Y No. of good chips per wafer 100% Totalnumber of chips per wafer Wafer cost Die cost Dies per wafer Die yield Defects
38 Fan-in and Fan-out N M Fan-out N Fan-in M
39 Delay Definitions
40 Ring Oscillator T = 2 t p N
41 A First-Order RC Network R v out v in C t p = ln (2) t = 0.69 RC Important model matches delay of inverter
42 Power Dissipation Instantaneous power: p(t) = v(t)i(t) = V supply i(t) Peak power: P peak = V supply i peak Average power: 1 tt P ave p( t) dt T t V supply T tt t i supply t dt
43 Energy and Energy-Delay Power-Delay Product (PDP) = E = Energy per operation = P av t p Energy-Delay Product (EDP) = quality metric of gate = E t p
44 Dynamic Power V dd E 0->1 = C L V dd 2 A 1 PMOS NETWORK i supply v out A N NMOS CV Lout C L NETWORK E 0 1 T T Vdd = Pt dt = V dd i supply dt t = V dd C L dv out = C L V 2 dd E cap T T Vdd = P cap dt t = V out i cap dt t = C L V out dv out = C 2 L 2 V dd
45 Flow Graph Computazione nello SPAZIO (ASIC) Computazione nel TEMPO (Microprocessori)
46 Flow Graph Computazione nello SPAZIO attraverso blocchi PROGRAMMABILI (FPGA)
47 Architetture per elaborazione dati Architetture Programmabili(Microprocessori) Computazione nel tempo Inefficienza Elevato consumo di potenza lw $2,a lw $3,b addu $2,$2,$3 mul $2,$2,$2 lw $4,c lw $5,d lw $31,16($sp) addu $4,$4,$5 sll $3,$4,1 addu $3,$3,$4 lw $5,e subu $2,$2,$3 addu $2,$2,$5 sw $2,res
48 Architetture per elaborazione dati ASICs Computazione nello spazio Notevole sforzo di progetti, Alti NRE costs Bassa riusabilita, breve tempo di vita
49 Architetture per elaborazione dati FPGAs (Field Programmable Gate Arrays) Elaborazione nello spazio Programmazione VHDL, non familiare a sviluppatori in ambiente C/Matlab
50 Architetture per Elaborazione Dati
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