Capitolo secondo...2 Il processore e la memoria: modelli a bus...2 Premessa Collegamento CPU-memoria Architettura generale
|
|
- Leonzia Sartori
- 6 anni fa
- Visualizzazioni
Transcript
1 Capitolo secondo...2 Il processore e la memoria: modelli a bus...2 Premessa Collegamento CPU-memoria Architettura generale CPU-memoria-I/O Tempificazione del colloquio CPU-memoria Architettura interna alla CPU Esempio di fase fetch sul bus Esempio di fase preparazione operandi sul bus Esempio di fase esecuzione sul bus Architettura di un modulo di memoria RAM Interfaccia verso l esterno Celle di memoria e loro selezione Architettura di un sistema di memoria RAM...17
2 ! 2 Integrazione al Testo di Fondamenti di Informatica II Capitolo secondo Il processore e la memoria: modelli a bus Premessa Il modello di Von Neumann (vol.i, I-I.12) è un modello di principio che richiede per la sua realizzazione l'individuazione di un "modello a bus" con il quale si individuano i percorsi effettivi che dati e linee di controllo percorrono fra le diverse unità. I contenuti del vol. II, cap.iii-iv forniscono risposte di dettaglio al collegamento CPU-I/O, senza peraltro far riferimento, per motivi di generalità, ad uno specifico modello a bus. A complemento dei contenuti citati, questo capitolo fa concreto riferimento ai modelli a bus in genere adottati dai moderni microprocessori. 1. Collegamento CPU-memoria Dettagliando quanto illustrato al III-I-8 (pag.364), e prendendo in esame il corrispondente modello a bus adottato dai microprocessori, la memoria è collegata alla CPU attraverso (cfr. fig. 1.1): 6/758 9 (52# " # : :,# c bit 1 % *,23&)(*4+5- %/. 1 &'0! " # $ %'&)(*,+- %/. &'0 6/758; *,$ # m bit &38 Figura 1.1. Collegamento CPU-Memoria
3 Capitolo II - Il processore e la memoria: modelli a bus 3 - un bus-dati, collegato al registro MB del processore, sul quale viaggiano bidirezionalmente i dati dalla memoria alla CPU in lettura o viceversa in scrittura; - un bus-indirizzi, proveniente dal registro MA del processore e diretto verso la memoria; - i due segnali di controllo provenienti dal processore e diretti alla memoria, RE (read enable), che chiede alla memoria di effettuare un operazione di lettura e WE (write enable) che le chiede una di scrittura. È da notare che, a seconda dei sistemi, la memoria è indirizzata a parole oppure a byte. Nel primo caso si tratta di calcolatori a voce, nel secondo di calcolatori a caratteri (cfr. III-I.6). Se l'indirizzamento è a byte (caratteri), allora si pone il problema di come si susseguono i byte in memoria. Esistono in proposito due tecniche (cfr. vol. I, III-IV.12 e segg.): in ordine diretto o inverso, detti anche rispettivamente bigendian e little-endian. Nella tecnica ordinata in modo diretto, l'indirizzo è quello del byte più significativo e la parola continua ad indirizzi di byte crescenti per quelli meno significativi, al contrario della tecnica inversa ove l'indirizzo è quello del byte meno significativo. 2. Architettura generale CPU-memoria-I/O In un sistema esiste un numero predeterminato di "bus I/O" (come in alcuni vecchi modelli di main frame) oppure uno unico (come nell'ormai classico modello a microprocessore) e su ciascun bus sono in genere connessi più dispositivi di I/O. Inoltre, esistono due modelli distinti di collegamento a livello di sistema (cfr. fig. 6.3 in III-IV.6, cui si rinvia anche per quanto ivi descritto): Modello a bus distinti: esistono verso l'esterno due bus fisici distinti l'uno per la memoria, l'altro per l'i/o (nel caso dei vecchi main frame uno per la memoria, k>1 per l'i/o) (cfr. fig.6.3a); a questo modello fa ad e- sempio riferimento la fig. 1.2 di vol.i, III-II.1.5. In termini di caratteristiche del processore si parla allora di "isolated I/O" (cfr. III-IV.11). Si noti che questo modello, nato certamente con i main frame, si ritrova anche in alcuni moderni microprocessori, come nella serie 80x86. Modello a bus unico: su un unico bus sono collegati memoria e sistema di I/O (fig.6.3b); in termini di caratteristiche del processore si parla allora di "memory mapped I/O" (cfr. III-IV.11). Tale modello, nato con il PDP 11, si ritrova in molti microprocessori moderni, come nella serie del
4 4 Integrazione al Testo di Fondamenti di Informatica II Il collegamento qui presentato si particolarizza nei casi concreti come accennato in fig. 2.1: l unico bus di collegamento fra CPU, Memoria e I/O si suddivide in tre bus componenti: Bus-dati: trasferisce i dati da una unità all'altra; Bus-indirizzi: comunica l'indirizzo (di memoria o di I/O) dal quale o verso il quale il dato è indirizzato Linee di controllo: trasferiscono informazioni o indicatori per il controllo e la tempificazione delle operazioni, ad esempio i segnali RE e WE, ack e così via. Dati Indirizzi Controllo <,= >?A@B? &38 Figura 2.1 Bus dati, bus indirizzi e bus di controllo Si ricorda che nei sistemi in cui esiste un collegamento fisico tra interfacce di I/O e memoria è anche possibile realizzare uno schema di collegamento, detto DMA (Direct Memory Access) che trasmette blocchi di dati direttamente da o verso la memoria (cfr. III.IV.6). Un tale schema è realizzabile sia in sistemi a bus distinti che a bus unico. 3. Tempificazione del colloquio CPU-memoria Similmente a quanto accade con l'i/o (cfr. III-IV.4), lo scambio di dati fra CPU e memoria va opportunamente tempificato. In analogia a quanto visto nel citato paragrafo, la tempificazione è detta asincrona (cfr. III-IV.4.2) se alla richiesta di operazione di lettura (RE) o scrittura (WE) da parte della CPU, la memoria "risponde" con un segnale che indica l'avvenuta operazione: questo segnale è in genere detto ACK (acknowledge); è viceversa detta sincrona se è basata esclusivamente sull'uso del clock e prevede quindi che l'operazione in memoria avvenga in un tempo precisato.
5 C Capitolo II - Il processore e la memoria: modelli a bus 5 La soluzione asincrona è più complessa, ma ovviamente preferibile in quanto rende indipendente il progetto della memoria da quello della CPU e la possibilità di collegare ad una CPU una qualsiasi memoria. Per illustrare i dettagli della tempificazione si usano diagrammi come quello di fig. 3.1, ove è in particolare illustrata la tempificazione asincrona per una o- perazione di lettura. Si noti che per i segnali binari sono indicati espressamente i due valori 0 ed 1 (ad esempio, al tempo t 2 5( passa da 1 a 0) mentre i valori dei bus sono indicati in generale (ad esempio, al tempo t 1 il bus ADDR cambia valore). In particolare si ha: - al tempo t 1 il processore pone un indirizzo sul bus apposito; - al tempo t 2 il processore invia alla memoria il segnale RE; - al tempo t 3 la memoria pone il dato letto sul bus; - al tempo t 4 la memoria comunica l'ack al processore. DFEGEGHJILKMK X YGZ[ \[ ]M]^ _)` a [ ZB^ jfk NPO C O efa c À[ fagih Z3hdY]L` bp`3c4^ _d` a [ Z3^ DFQSR CT CU CJV C4W Figura 3.1 Tempificazione asincrona per una operazione di lettura Si noti la particolare simbologia utilizzata in figura 3.1 per indicare lo stato ad alta impedenza in cui si viene a trovare il bus dati al di fuori dell intervallo temporale in cui la memoria pone su di esso un dato valido. Si osservi, infine, che per i segnali di comando (RE, WE) e di ack è di regola utilizzata una tempificazione sui fronti. Nel caso del protocollo di figura 3.1, la variazione 1 0 del segnale 5( segnala alla memoria la volontà del processore di effettuare una lettura, mentre la variazione di livello 0 1 del segnale ACK segnala al processore
6 6 Integrazione al Testo di Fondamenti di Informatica II che la memoria ha posto un dato valido sul bus-dati (agendo così da strobe per il caricamento del registro MB del processore). 4. Architettura interna alla CPU L'esecuzione dell'algoritmo del processore, mostrato genericamente al III- I.10, trova la sua concreta realizzazione in uno schema a bus, con il quale i diversi registri di macchina sono collegati in ingresso e/o in uscita ad uno o più bus interni ("interno" per distinguerlo dal "bus esterno", cfr. ad esempio III- VI.4) sui quali fluiscono i dati. In fig. 4.1 è illustrato uno schema ad unico bus di un ipotetico processore. Sull'unico bus sono collegati tutti i registri di cui alla fig. 5.1 del III-I.5 ed inoltre il registro di stato S (cfr. III.I.13.9) comprendente fra l'altro il registro di condizione CC (cfr. III.I.13.8); nella figura è i- noltre inserito un registro RA, "Register Address". Unità di controllo Rete di controllo O1 ALU O2 D U PC S RA Unità Logico-Aritmetica MA MB Collegamento con la memoria R1 l RN Registri generali, accumulatori, registri indice, RI RU Collegamento con l I/O Figura 4.1 Bus interno di una CPU
7 Capitolo II - Il processore e la memoria: modelli a bus 7 Il registro RA è destinato a contenere l'indirizzo (ad esempio 0..7) del registro generale che definisce il registro interessato alla operazione. Il banco di registri generali si suppone infatti che operi come una memoria, realizzando le due microoperazioni R[RA]:=BUS e BUS:=R[RA]. In altri termini, il collegamento fra RA e i registri R i è mostrato in fig. 4.2: un apposito decodificatore decodifica RA ed abilita (a seconda dei casi in ingresso o in uscita) uno dei registri verso il BUS. R 0 RA BUS R k-1 Figura 4.2 Circuito di selezione per il banco di registri generali Tutte le microoperazioni di trasferimento dati attraverso le quali si effettua l'algoritmo del processore ed illustrate al III-I.10 si realizzano attraverso operazioni di trasferimento attraverso bus di cui al I.6 (Macchine elementari). Per alcuni esempi si vedano i paragrafi che seguono. Si noti che l'architettura esemplificata in figura è una estremamente elementare e non ottimizzata. Nelle architetture reali si ritrovano soluzioni più avanzate realizzate adottando concetti non introdotti in questa sede (p. es. pipeline, cache, etc.), introducendo nuovi registri oppure eliminandone alcuni (p. es. l'unità logico-aritmetica potrebbe operare direttamente dal BUS, effettuando l'operazione BUS:=O 1 (op) BUS).
8 8 Integrazione al Testo di Fondamenti di Informatica II 5. Esempio di fase fetch sul bus Si esemplifica in questo paragrafo la realizzazione di una procedura fetch su una architettura a bus realizzata come in figura ) BUS:= PC 2) MA:= BUS {MA:=PC} 3) invia RE a Memoria, che pone MB:= M[MA] 4) BUS:= MB 5) D:= BUS {D:=MB} 6) PC:=PC+1 ottenuta semplicemente, a partire dalla (formula III.I.10.4), mettendo in evidenza il passaggio attraverso il bus delle microoperazioni MA:=PC, D:=MB. Si noti che l ultima operazione può essere eseguita in parallelo alle precedenti (dopo BUS:=PC), le altre necessariamente in sequenza. Il modello di cui sopra si riferisce ovviamente ad un calcolatore a voce; per i calcolatori a caratteri deve evolversi così come indicato al III.I Soluzioni intermedie possono verificarsi nelle architetture reali. Ad esempio, nel l'indirizzamento è a byte (8 bit), una parola di 16 bit individua compiutamente una istruzione e l'accesso in memoria è appunto con parallelismo di 16 bit. Si ha allora semplicemente, in luogo di PC:=PC+1, PC:=PC Esempio di fase preparazione operandi sul bus La fase di preparazione degli operandi è strettamente legata alla struttura delle istruzioni, alla modifica di indirizzo ed alle tecniche di indirizzamento del processore, in una parola al linguaggio macchina dello stesso. Si sviluppa qui soltanto un esempio di un ipotetico processore, nelle seguenti ipotesi: la classe di istruzione che si esamina comprende due operandi, uno di tipo memoria, l'altro di tipo registro: l'istruzione da eseguire sia una istruzione di MOVE di un operando-origine situato in memoria verso un operando-destinazione di tipo registro; l'istruzione, che al termine della fase fetch staziona nel registro D, è composta di tre campi: D.OP che definisce il codice operativo (MOVE nell'esempio), D.M che definisce il modo di indirizzamento dell'operando-origine, che nel caso specifico si suppone essere INDIRETTO, D.R, che definisce l'indirizzo del registro-destinazione (uno degli 8 registri generali);
9 Capitolo II - Il processore e la memoria: modelli a bus 9 l operando-origine ha il suo indirizzo posto in memoria, all indirizzo immediatamente seguente l istruzione prelevata in fase di fetch; al termine della fase di preparazione dell operando, l operando-memoria sarà posto in MB, quello di tipo registro è identificato, in quanto in RA è posto il suo indirizzo. In altri termini, si suppone che l'istruzione si presenti come in figura 6.1, con la prima parola corrispondente a quella estratta dalla memoria nella fase fetch, la seconda ancora in memoria, ma necessaria ai fini della preparazione dell'operando. La semantica dell'istruzione è: D.OP D.M D.R A R D.R := M[M[A]] Figura 6.1. Esempio di istruzione e cioè: il contenuto della memoria M posto all'indirizzo contenuto all'indirizzo A deve essere caricato nel registro D.R-esimo. Le microoperazioni necessarie per realizzare la preparazione dell'operandomemoria sono: 1) BUS:= PC 2) MA:= BUS 3) invia read a Memoria, che pone MB:= M[MA] {MB:=A} 4) BUS:= MB 5) MA:=BUS 6) invia RE a Memoria, che pone MB:= M[MA] {MB:=M[A]} 7) BUS:= MB 8) MA:= BUS 9) invia RE a Memoria, che pone MB:= M[MA] {MB:=M[M[A]]} Si noti in particolare che nel caso esemplificato la preparazione dell'operando avviene mediante tre accessi in memoria: il primo, che costituisce in effetti il completamento del prelievo dell'istruzione, è all'indirizzo seguente quello dell'istruzione medesima (cfr. microperazione 1) e porta in MB l'indirizzo A; il secondo, che sarebbe anche l'ultimo se l'indirizzamento fosse diretto, porta A in MA (5) e MA] in MB (6), il terzo porta M[MA] in MA (8) e M[M[A]] in MB (9). Più semplicemente, le microoperazioni necessarie per realizzare la preparazione dell'operando-registro sono:
10 10 Integrazione al Testo di Fondamenti di Informatica II 1) BUS:= D.R 2) RA:= BUS Si noti quanto più semplice è la preparazione dell'operando-registro rispetto a quello di tipo memoria, oltre al fatto che la memoria a registri è in generale più veloce della memoria centrale. 7. Esempio di fase esecuzione sul bus La fase execute di una istruzione è la più semplice di tutte, una volta che sia stata effettuata la preparazione degli operandi. Per esempio, per completare l'esecuzione dell'operazione di cui al paragrafo precedente è sufficiente realizzare le microoperazioni: 1) BUS:=MB 2) R[RA]:= BUS {registro-destinazione :=operando-origine} Si supponga ora che, ferma restando la tecnica di indirizzamento, l'istruzione sia una di ADD, nel significato: R D.R := R D.R + M[M[A]] Allora la fase execute sarà: 1) BUS:=MB 2) O 1 := BUS {1 registro-operando di ALU :=operando-memoria} 3) O 2 := R[RA] {2 registro-operando di ALU :=operando-registro} 4) Invio di segnale di controllo ad ALU, che effettua U:=O 1 :+ O 2 5) BUS:=U 6) R[RA]:= BUS Giova ricordare ( 4) che gli schemi presentati in questo capitolo sono schemi elementari non ottimizzati, finalizzati didatticamente a favorire la comprensione del meccanismo di funzionamento della unità di controllo sul piano concettuale piuttosto che la sua reale tecnologia.
11 Capitolo II - Il processore e la memoria: modelli a bus Architettura di un modulo di memoria RAM Si ricorda (cfr. vol.ii, III-I.8) che il modello di memoria assunto si interfaccia con il processore attraverso i due registri MA (memory address) ed MB (memory buffer) ed i segnali di controllo RE (read enable) e WE (write enable) ed inoltre (cfr. vol.ii, III.5.6) che una memoria RAM è di solito composta di moduli o chip. Esamineremo in questa sede l architettura di un singolo chip con MA di N bit (capacità k=2 N ) e parallelismo p (numero di bit di MB). Esamineremo dapprima un modulo con p=1 (un solo bit di parallelismo), e- stendendo poi all'occorrenza al caso p> Interfaccia verso l esterno In primo luogo giova far presente che, oltre ai segnali di cui sopra, in input al singolo modulo esiste un segnale di abilitazione generale dello stesso, tipicamente detto CS (Chip Select), la cui funzione è appunto quella di abilitare il chip: nel caso che CS non sia attivo il chip non opera e quindi se sollecitato per la scrittura (WE) non altera il contenuto di nessuna delle sue celle, se in lettura, l'uscita MB resterà neutra. Questo è importante soprattutto per quanto si vedrà al paragrafo successivo. Il bus MB è unico sia per l'input che per l'output dal modulo e l'interfaccia della memoria verso l'esterno deve provvedere a renderlo bidirezionale, traendo da questo un bus interno di input D i ed uno di output D o. Inoltre il bus MB deve essere disaccoppiato dai bus D i e D o, sia dal punto di vista elettronico sia da quello logico: a tale scopo spesso si usa un "buffer" interno al chip nel quale viene memorizzato il dato proveniente da MB prima che esso sia effettivamente scritto in memoria oppure il dato proveniente dalla memoria dopo di essere stato letto. Nel caso p=1 il buffer è costituito da un flip-flop interno mb atto a memorizzare il bit di MB corrispondente; nel caso p>1, lo schema si ripete per o- gni bit. In fig. 8.1 è mostrato uno schema di riferimento per p=1, il quale opera come segue: In caso di lettura (RE=1) e sempre che sia CS=1 l'interfaccia genera in sequenza due segnali: R, che memorizza il bit letto in mb, ed R', che trasferisce il dato dal buffer mb sul bus MB (l'operazione sarà meglio analizzata nei prossimi sottoparagrafi). In caso di scrittura, analogamente, l interfaccia genera W', che memorizza in mb, e poi W che scrive in memoria. l'input di mb è multiplexato fra il lato proveniente da MB (abilitato da W') e quello dalla memoria (abilitato da R, cfr. 8.2, 8.3).
12 12 Integrazione al Testo di Fondamenti di Informatica II l output di mb è demultiplexato fra il lato destinato a MB (abilitato da R') e quello destinato alla memoria (abilitato da W, cfr. 8.2, 8.3). È da notare che il circuito di lettura che proviene dalla memoria sul bus D o termina con un tristate diretto verso mb e che, viceversa, il circuito di scrittura che si dirige verso la memoria con il bus D i inizia con un tristate diretto verso la memoria (cfr. figg. 8.2, 8.4). '$9(562/( 0(025,$ &(//(',0(025,$ R W W W 'n PE 'm R R W C R WE C S M B RE '$9(562/$&38 Figura 8.1 Interfaccia di un chip di memoria 8.2 Celle di memoria e loro selezione La cella di memoria, quella cioè atta a memorizzare un singolo bit, può essere logicamente schematizzata come un flip-flop con un input di abilitazione ed un terminale che ha la duplice funzione di input e output del bit (i flip-flop normali, come mb, distinguono il pin di input da quello di output, quelli di memoria li unificano per minimizzare il numero di fili che attraversa il chip); in fig. 8.2a) è schematizzata la cella di memoria Selezione lineare Le operazioni di lettura e scrittura sono rispettivamente operazioni di trasferimento del bit in ingresso da mb alla cella selezionata tramite il bus interno D i
13 Capitolo II - Il processore e la memoria: modelli a bus 13 oppure, viceversa, dalla cella selezionata ad mb attraverso il bus di uscita D o. La selezione, se di tipo lineare, è effettuata da un decoder 1/k che, a partire dagli N bit di MA, individua una delle k=2 N celle elementari. Il modello è pertanto del tutto simile architetturalmente a quello di fig. 4.2, fatto salvo il fatto che le celle di memoria sostituiscono i registri e che, attraverso apposite porte tristate il bit è prelevato oppure inviato da/verso mb (cfr. fig. 8.2b). M 0 bit da scrivere MA bit letto E M k-1 abilitazione D i D o D W R Fig a) Cella di memoria; b) Architettura interna di un chip di memoria a selezione lineare La selezione lineare richiede di distribuire sul chip tanti conduttori di selezione quanta è la capacità del chip: nel caso, ad esempio, di un chip da 1 Mbit, circa un milione di conduttori (per l esattezza, 1M=2 20 = ). Inoltre, le celle sono distribuite linearmente (si sviluppano in una sola dimensione) sull area del chip, mentre per sfruttare al massimo il silicio sarebbe opportuno uno schema che occupasse con qualche regolarità le due dimensioni di un piano. Unico vantaggio di questa tecnica (che è in realtà soltanto una tecnica di riferimento oppure usata per memorie di piccole dimensioni) è quello di consentire una semplice realizzazione di un chip con p>1. È infatti sufficiente usare la seconda dimensione del piano per distribuirvi le p celle di una parola di memoria: i conduttori che escono dal decodificatore investono in parallelo le p celle e tutto lo schema di figura si ripete p volte, una per ciascun bit della parola.
14 14 Integrazione al Testo di Fondamenti di Informatica II Semiselezione Molto più efficiente è una soluzione con tecnica a semiselezione basata sul seguente concetto: gli N bit dell indirizzo si dividono in due gruppi di N/2 l uno (supposto N pari), dei quali l uno fa capo ad un decoder di riga, l altro ad uno di colonna (cfr. fig. 8.3, con N=16). Le celle di memoria si dispongono in un array 2 N/2 2 N/2, in modo che ciascuna cella appartenga ad una riga e ad una colonna. La selezione di una cella avviene allorché ne sia stata selezionata la riga e la colonna cui appartiene. Questa è una tecnica generale per tutti i problemi di selezione o di decodifica e non soltanto per le memorie: essa riduce il numero dei conduttori da 2 N a 2 2 N/2 = 2 N/2+1 (nel caso di 1 Mbit da a 2048). o p p o MA (1) MA (2) qts x,v x s x r x,w u s u r qr u4v u4w {5 { ytz Figura 8.3 Organizzazione di un modulo RAM a semiselezione In concreto, con riferimento a memorie RAM con p=1, la selezione orizzontale avviene come per lo schema a selezione lineare, estendendosi su tutta la riga (cfr. fig. 8.4), mentre la selezione verticale avviene rendendo attivo il solo bus verticale selezionato. Se ad esempio è selezionata la i-esima riga e j-esima colonna, il comportamento è il seguente: In scrittura D i è demultiplexato sulle porte tristate di tutte le colonne, ma soltanto la colonna j lascia passare il suo valore (0 o 1) mentre tutte le altre restano neutre. Tutte le celle della riga i sono selezionate, ma soltanto M ij registra il valore mentre le altre della riga non vengono alterate (è questa una proprietà della cella: per essere riscritta deve essere selezionata e deve avere in ingresso un valore attivo).
15 Capitolo II - Il processore e la memoria: modelli a bus 15 In lettura tutte le celle della riga i inviano i loro valori sui rispettivi busdati di colonna, che, attraverso i tristate di lettura, sono multiplexati verso D o. Essendo soltanto il tristate della colonna j attivo, il valore di M ij viene trasferito in D o. M 00 M 0q M q0 M qq D o D i R W N/2 N/2 MA Figura 8.4 Architettura di un chip a semiselezione
16 16 Integrazione al Testo di Fondamenti di Informatica II Nel caso esaminato della semiselezione e p>1 occorre ripetere p volte lo schema di fig. 8.4, uno per ciascun bit della parola di memoria: i bit omologhi sono raggiunti dai medesimi segnali di selezione di riga e di colonna; lo schema globale può avere uno sviluppo planare (occupando ogni bit un area diversa della superficie) oppure spaziale (usando ad esempio chip multistrato). In figura 8.5 è mostrato lo schema di principio delle due soluzioni. a) ELW ELW ELW ELW b) ELW ELW Figura 8.5 Memorie a semiselezione con parallelismo maggiore di uno: a) schema planare; b) schema spaziale
17 Capitolo II - Il processore e la memoria: modelli a bus Architettura di un sistema di memoria RAM Una memoria di capacità C è tipicamente realizzata collegando opportunamente m moduli a capacità C'=C/m, con m potenza di 2. Si supponga allora che sia (C, C' ed m sono potenze di 2): c= log 2 C q=log 2 C' k= log 2 m c=q+k L'indirizzo complessivo MA della locazione di memoria può essere visto allora come composto di due parti: un indirizzo del modulo (k bit) ed un indirizzo nel modulo (q bit) e i diversi moduli possono essere collegati secondo lo schema di fig. 9.1: un decodificatore 1/m decodifica l'indirizzo del modulo e abilita attraverso il chip select uno solo fra gli m moduli; gli altri q bit dell'indirizzo sono applicati in parallelo a tutti gli m moduli: soltanto quello selezionato ne sarà influenzato; I memory buffer di tutti i moduli sono posti in parallelo: soltanto quello abilitato produrrà il dato in uscita (gli altri danno uscita neutra) oppure recepirà il dato in ingresso. C 0 CS 0 k bit MA" CS m-1 q bit MA C m-1 Figura 9.1 Collegamento di moduli di memoria per aumentare la capacità MB
Sottosistemi ed Architetture Memorie
Sottosistemi ed Architetture Memorie CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II La memoria centrale Memoria centrale: array di
DettagliARCHITETTURA DI UN ELABORATORE! Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40).!
ARCHITETTURA DI UN ELABORATORE! Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40).! MACCHINA DI VON NEUMANN! UNITÀ FUNZIONALI fondamentali! Processore
DettagliLezione 15. L elaboratore Elettronico
Lezione 15 Architettura di un calcolatore L elaboratore Elettronico Un elaboratore elettronico è una macchina elettronica in grado di elaborare dati secondo le specifiche fornite da un algoritmo Internamente
DettagliArchitettura di un calcolatore: Introduzione parte 2
Corso di Calcolatori Elettronici I Architettura di un calcolatore: Introduzione parte 2 Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle
DettagliMemorie Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella
Memorie Corso di Calcolatori Elettronici A 2007/2008 Sito Web:http://prometeo.ing.unibs.it/quarella Prof. G. Quarella prof@quarella.net Tipi di memorie Possono essere classificate in base a varie caratteristiche:
DettagliDIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria:
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria: 1 Memoria centrale: è costituita da una sequenza ordinata di registri; ciascun registro è individuato da un indirizzo;
DettagliARCHITETTURA DI UN ELABORATORE
ARCHITETTURA DI UN ELABORATORE Unità funzionali Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40). La macchiana di Von Neumann: Non distingueva fra RAM
DettagliLe memorie Cache n-associative
Le memorie Cache n-associative Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento Patterson: 5.2, 5.3 1/30 Sommario
DettagliStruttura di un sistema di elaborazione. SDE: basi. Descrizione dei componenti (2) Descrizione delle componenti
Struttura di un sistema di elaborazione Architettura di Von Neumann Componenti Hardware di un SDE Processo e Processore CPU Memoria Centrale SDE: basi Un SDE è formato da elementi di natura diversa (elettrica,
DettagliOrganizzazione modulare delle memorie
Organizzazione modulare delle memorie Vengono qui svolte alcune considerazioni relative alla struttura e all'organizzazione dei moduli di memoria, con particolare attenzione all'espansione dei moduli sia
DettagliUniversità degli Studi di Cassino e del Lazio Meridionale
di Cassino e del Lazio Meridionale Corso di Tecnologie per le Memorie Anno Accademico Francesco Tortorella Gerarchia di memoria: vista complessiva Gerarchia di memoria: tecnologie Accesso casuale (random):
DettagliLa macchina di Von Neumann
Università degli Studi di Palermo Facoltà di Ingegneria La macchina di Edoardo Ardizzone & Ignazio Infantino Appunti per il corso di Fondamenti di Informatica Corso di Laurea in Ingegneria Informatica
DettagliArchitettura dei calcolatori
Architettura dei calcolatori Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna http://www.moreno.marzolla.name/ Architettura dei calcolatori 2 Cos'è un computer?
DettagliCorso di Calcolatori Elettronici I. Memorie. Prof. Roberto Canonico
Corso di Calcolatori Elettronici I Memorie Prof. Roberto Canonico Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie dell Informazione Corso di Laurea
DettagliOrganizzata secondo il modello della macchina di von Neumann definita nei tardi anni 40 all Institute for Advanced Study di Princeton.
Architettura di un Elaboratore Organizzata secondo il modello della macchina di von Neumann definita nei tardi anni 40 all Institute for Advanced Study di Princeton. È costituita da quattro elementi funzionali
DettagliArchitettura dei calcolatori
Cos'è un calcolatore? Architettura dei calcolatori Esecutore automatico di algoritmi Macchina universale Elementi di Informatica Docente: Giorgio Fumera Corso di Laurea in Edilizia Facoltà di Architettura
DettagliARCHITETTURA DI UN ELABORATORE
ARCHITETTURA DI UN ELABORATORE memoria centrale Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40). John von Neumann (Neumann János) (December 28, 1903
Dettaglistatic dynamic random access memory
LA MEMORIA SRAM e D R A M static dynamic random access memory SRAM: unità che memorizza un gran numero di parole in un insieme di flip-flop, opportunamente connessi, mediante un sistema di indirizzamento
DettagliCiclo del Processore. Memoria
Ciclo del Nella figura seguente è riportata la rappresentazione semplificata ed essenziale di un computer. RESET Canali Di Ingresso Uscita Uscita Ingressi Fig. 1 Rappresentazione semplificata di un computer
DettagliArchitettura dei calcolatori. Architettura dei calcolatori. Cos'è un computer?
Moreno Marzolla Dipartimento di Informatica Scienza e Ingegneria (DISI) Università di Bologna http://www.moreno.marzolla.name/ 2 Cos'è un computer? 3 Cos'è un computer? E' un dispositivo in grado di Elaborare
DettagliARCHITETTURA DI UN ELABORATORE
RCHITETTUR DI UN ELORTORE Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for dvanced Study, anni 40). MCCHIN DI VON NEUMNN UNITÀ FUNZIONLI fondamentali Processore (CPU) Memoria
DettagliProgrammazione A.A Architettura dei Calcolatori. ( Lezione V ) Componenti hardware e loro schema funzionale
Programmazione A.A. 2002-03 I Architettura dei Calcolatori ( Lezione V ) Componenti hardware e loro schema funzionale Prof. Giovanni Gallo Dr. Gianluca Cincotti Dipartimento di Matematica e Informatica
DettagliMicroelettronica Corso introduttivo di progettazione di sistemi embedded
Microelettronica Corso introduttivo di progettazione di sistemi embedded Architettura dei sistemi a microprocessore prof. Stefano Salvatori A.A. 2014/2015 Eccetto dove diversamente specificato, i contenuti
DettagliIl processore. Istituzionii di Informatica -- Rossano Gaeta
Il processore Il processore (detto anche CPU, ovvero, Central Processing Unit) è la componente dell unità centrale che fornisce la capacità di elaborazione delle informazioni contenute nella memoria principale
DettagliARCHITETTURA DI UN CALCOLATORE ELETTRONICO
ARCHITETTURA DI UN CALCOLATORE ELETTRONICO Per architettura di un calcolatore elettronico si intende l'insieme delle principali unità funzionali di un calcolatore ed il modo in cui queste interagiscono.
DettagliArchitettura hardware
Architettura hardware la parte che si può prendere a calci Architettura dell elaboratore Sistema composto da un numero elevato di componenti, in cui ogni componente svolge una sua funzione elaborazione
DettagliCapitolo 5 Elementi architetturali di base
Capitolo 5 Elementi architetturali di base Giuseppe Lami Istituto di Scienza e Tecnologie dell Informazione CNR Via Moruzzi, 1 - Pisa giuseppe.lami@isti.cnr.it Struttura - Unità di elaborazione e controllo
DettagliDIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria:
DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria: Calcolatori Elettronici 2002/2003 - Diagr. temp. e Mem. dinamiche 1 Memoria centrale: è costituita da una sequenza
DettagliArchitettura dei Calcolatori elettronici
Architettura dei Calcolatori elettronici CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Dal punto di vista architetturale un calcolatore
DettagliComponenti principali. Programma cablato. Architettura di Von Neumann. Programma cablato. Cos e un programma? Componenti e connessioni
Componenti principali Componenti e connessioni Capitolo 3 CPU (Unita Centrale di Elaborazione) Memoria Sistemi di I/O Connessioni tra loro 1 2 Architettura di Von Neumann Dati e instruzioni in memoria
DettagliComponenti principali
Componenti e connessioni Capitolo 3 Componenti principali n CPU (Unità Centrale di Elaborazione) n Memoria n Sistemi di I/O n Connessioni tra loro Architettura di Von Neumann n Dati e instruzioni in memoria
DettagliIl modello di Von Neumann
Il modello di Von Neumann Appunti di STA per le classi seconde ind. informatiche Page 1 Il modello architetturale Per modello architetturale, si intende la descrizione delle parti del sistema e la loro
DettagliComponenti e connessioni. Capitolo 3
Componenti e connessioni Capitolo 3 Componenti principali CPU (Unità Centrale di Elaborazione) Memoria Sistemi di I/O Connessioni tra loro Architettura di Von Neumann Dati e instruzioni in memoria (lettura
DettagliLezione 22 La Memoria Interna (1)
Lezione 22 La Memoria Interna (1) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Organizzazione della lezione Dove siamo e dove stiamo andando La gerarchia
DettagliArchitettura di un processore basato su registri generali.
Architettura di un processore basato su registri generali. M. Esposito (mesposit@unina.it) 26 febbraio 2007 In Fig. 1 è riportato uno schema di principio che raffigura l architettura di un processore basato
DettagliArchitettura dei Calcolatori Elettronici
Architettura dei Calcolatori Elettronici Prof. Orazio Mirabella L architettura del Calcolatore: esame delle sue caratteristiche Fondamentali Capacità di eseguire sequenze di istruzioni memorizzate Calcolatore
DettagliMacchina di von Neumann
Il processore PD32 Macchina di von Neumann Unità di Ingresso Memoria di lavoro Unità di Uscita Unità di Calcolo Unità di Controllo Suddivisione SCA-SCO Unità di Ingresso Memoria di lavoro Unità di Uscita
DettagliModuli combinatori Barbara Masucci
Architettura degli Elaboratori Moduli combinatori Barbara Masucci Punto della situazione Ø Abbiamo studiato le reti logiche e la loro minimizzazione Ø Obiettivo di oggi: studio dei moduli combinatori di
DettagliMemorie a semiconduttore
Memoria centrale a semiconduttore (Cap. 5 Stallings) Architettura degli elaboratori -1 Pagina 209 Memorie a semiconduttore RAM Accesso casuale Read/Write Volatile Memorizzazione temporanea Statica o dinamica
Dettagli1.6 Modello della memoria
.6 Modello della memoria Modello della memoria In questa unità viene analizzata la memoria centrale da un punto di vista funzionale. Quindi, senza entrare nel merito delle specifiche tecnologie, viene
DettagliDEC PDP8, III Generazione, '65-'75
Parte I DEC PDP8, III Generazione, '65-'75 PDP8 Architettura (Livello Registri) 12 bit Program Counter PC 12 bit Memory Address Register MAR Random Access Memory RAM 4096 x 16 1 bit I 3 bit Operation Code
DettagliArchitettura dei computer
Architettura dei computer In un computer possiamo distinguere quattro unità funzionali: il processore la memoria principale (memoria centrale, RAM) la memoria secondaria i dispositivi di input/output La
DettagliCapitolo 5 Struttura di base del processore
Capitolo 5 Struttura di base del processore 5.1. Il periodo di clock deve ospitare tutti i ritardi di propagazione più il tempo di impostazione per i registri. a. Minimo periodo di clock = 70 + 600 + 50
DettagliComponenti di un processore
Componenti di un processore Unità di Controllo Bus Interno REGISTRI Program Counter (PC) Registro di Stato (SR) Registro Istruzioni (IR) Registri Generali Unità Aritmetico- Logica Registro Indirizzi Memoria
DettagliIl Sottosistema di Memoria
Il Sottosistema di Memoria Calcolatori Elettronici 1 Memoria RAM RAM: Random Access Memory Tempi di accesso indipendenti dalla posizione Statica o Dinamica Valutata in termini di Dimensione (di solito
DettagliIl calcolatore. È un sistema complesso costituito da un numero elevato di componenti. è strutturato in forma gerarchica
Il calcolatore È un sistema complesso costituito da un numero elevato di componenti. è strutturato in forma gerarchica ogni livello di descrizione è caratterizzato da una struttura rappresentante l organizzazione
DettagliArchitettura di un calcolatore
Architettura di un calcolatore Corso di Informatica A Vito Perrone Indice La macchina di Von Neumann Memoria CPU Bus Interfacce Esempio L algoritmo Il programma Fasi di esecuzione di un istruzione 2 1
DettagliARCHITETTURA DI UN ELABORATORE
ARCHITETTURA DI UN ELABORATORE Unità funzionali Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40) Macchina di Von Neumann: Non distingueva fra RAM e ROM
DettagliInterfacciamento di periferiche I/O al μp 8088
Interfacciamento di periferiche I/O al μp 8088 5.1 Principali segnali della CPU 8086 5.2 Periferiche di I/O e loro gestione 5.3 Collegamento di periferiche di input 5.4 Collegamento di periferiche di output
DettagliProcessore. Memoria I/O. Control (Parte di controllo) Datapath (Parte operativa)
Processore Memoria Control (Parte di controllo) Datapath (Parte operativa) I/O Memoria La dimensione del Register File è piccola registri usati per memorizzare singole variabili di tipo semplice purtroppo
DettagliCALCOLATORI ELETTRONICI II
CALCOLATORI ELETTRONICI II L INTERFACCIA PARALLELA Argomenti della lezione Le interfacce parallele Il dispositivo Intel 855 Architettura Funzionamento Le interfacce parallele Esempio Le interfacce parallele
DettagliIl Microprocessore. Modello di Von Neumann
Il Microprocessore Modello di Von Neumann Comunicazione tramite bus Le linee di comunicazione tra il microprocessore e i dispositivi di supporto sono denominate bus. Si chiama bus dati, o data bus, il
DettagliArchitettura di un calcolatore e ciclo macchina. Appunti per la classe 3 Dinf
Architettura di un calcolatore e ciclo macchina Appunti per la classe 3 Dinf Il Sistema di Elaborazione Computer Hardware Software 2 Hardware Struttura fisica del calcolatore formata dai circuiti elettronici
DettagliStruttura di un elaboratore
Testo di rif.to: [Congiu] -.1,.2 (pg. 80 9) Struttura di un elaboratore 01.b Blocchi funzionali La memoria centrale Suddivisione in blocchi funzionali 1 I blocchi funzionali di un elaboratore Organizzazione
DettagliCorso di Fondamenti di Informatica Elementi di Architettura
di Cassino e del Lazio Meridionale Corso di Informatica Elementi di Architettura Anno Accademico 2016/2017 Francesco Tortorella Modello di von Neumann Bus di sistema CPU Memoria Centrale Interfaccia Periferica
DettagliSISTEMA DI I/O CALCOLATORI ELETTRONICI I
SISTEMA DI I/ AATI EETTNII I d Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Supporti didattici B. Fadini,. Savy: Fondamenti di Informatica III cap. IV, par. 1-11, 14-15
DettagliStruttura di un elaboratore
Struttura di un elaboratore Fondamenti di Informatica 1 Modello architetturale di un computer Ogni computer è costituito da un insieme di blocchi funzionali tra loro interconnessi da sistemi di comunicazioni,
DettagliArchitettura di un elaboratore. Il modello di von Neumann
Architettura di un elaboratore Il modello di von Neumann 4(5) componenti fondamentali unita di elaborazione: CPU memoria centrale: RAM periferiche (memoria di massa) bus di sistema bus di sistema CPU RAM
DettagliARCHITETTURA DI UN SISTEMA DI ELABORAZIONE
ARCHITETTURA DI UN SISTEMA DI ELABORAZIONE Il computer o elaboratore è una macchina altamente organizzata capace di immagazzinare, elaborare e trasmettere dati con notevole precisione e rapidità. Schematicamente
DettagliArchitettura hardware
Architettura dell elaboratore Architettura hardware la parte che si può prendere a calci Sistema composto da un numero elevato di componenti, in cui ogni componente svolge una sua funzione elaborazione
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliIl Processore. Informatica di Base -- R.Gaeta 27
Il Processore Il processore (detto anche CPU, ovvero, Central Processing Unit) è la componente dell unità centrale che fornisce la capacità di elaborazione delle informazioni contenute nella memoria principale
DettagliLezione 1: L hardware
Architettura del calcolatore Lezione 1: L hardware Architettura Componenti e funzionamento Il calcolatore è uno strumento programmabile per la rappresentazione, la memorizzazione e l elaborazione delle
DettagliL ARCHITETTURA DEI CALCOLATORI. Il processore La memoria centrale La memoria di massa Le periferiche di I/O
L ARCHITETTURA DEI CALCOLATORI Il processore La memoria centrale La memoria di massa Le periferiche di I/O Caratteristiche dell architettura 2 Flessibilità adatta a svolgere diverse tipologie di compiti
DettagliRichiami sull architettura del processore MIPS a 32 bit
Caratteristiche principali dell architettura del processore MIPS Richiami sull architettura del processore MIPS a 32 bit Architetture Avanzate dei Calcolatori Valeria Cardellini E un architettura RISC
DettagliEsame di INFORMATICA Lezione 4
Università di L Aquila Facoltà di Biotecnologie Esame di INFORMATICA Lezione 4 MACCHINA DI VON NEUMANN Il sottosistema di memorizzazione (memoria) contiene dati + istruzioni, inseriti inizialmente tramite
Dettagli6: Macchina di Von Neumann
Data: 8-10-2017 Pag: 6 6: Macchina di Von Neumann 1. Lo Schema di Von Neumann John Von Neumann, un ricercatore che in USA realizzò uno dei primi computer l'eniac: faceva 300 moltiplicazioni al secondo
DettagliIl Sottosistema di Memoria
Il Sottosistema di Memoria Classificazione delle memorie Funzionalità Memoria di sola lettura (ROM) Memoria di lettura/scrittura Tecnologia Memoria a semiconduttori Memoria magnetica Memoria ottica Modalità
DettagliIl Processore: l unità di controllo
Il Processore: l unità di controllo La frequenza con cui vengono eseguiti i cicli di esecuzione è scandita da una componente detta clock Ad ogni impulso di clock la UC esegue un ciclo di esecuzione di
DettagliCorso di Informatica
Corso di Informatica Modulo T2 2-La CPU 1 Prerequisiti Concetto intuitivo di programma Microprocessore Linguaggio binario Operazioni aritmetiche e logiche elementari 2 1 Introduzione In questa Unità vediamo
DettagliElementi di informatica
Elementi di informatica Architetture degli elaboratori Il calcolatore Un calcolatore è sistema composto da un elevato numero di componenti Il suo funzionamento può essere descritto se lo si considera come
DettagliArchitettura del computer (C.Busso)
Architettura del computer (C.Busso) Il computer nacque quando fu possibile costruire circuiti abbastanza complessi in logica programmata da una parte e, dall altra, pensare, ( questo è dovuto a Von Neumann)
DettagliCorso di Informatica
Corso di Informatica Modulo T2 3-La memoria 1 Prerequisiti Concetto di memoria Dati e istruzioni Bit e byte 2 1 Introduzione In questa Unità studiamo più in dettaglio la memoria del computer e le sue funzioni.
DettagliDISPENSE DI SISTEMI ELETTRONICI PROGRAMMABILI
DISPENSE DI SISTEMI ELETTRONICI PROGRAMMABILI Parte I Richiami di Elettronica Digitale Andrea Del Re SOMMARIO CAPITOLO 1 Sistemi Combinatori e Sequenziali...3 1.1 Introduzione...3 1.2 Sistemi combinatori
DettagliSistemi e reti CPU Concetti di base
Sistemi e reti CPU Concetti di base A cura dell Ing. Claudio Traini Cenni Storici 1971 il primo processore mai realizzato : Intel 4004 Progettato dal vicentino Federico Faggin 1 Cenni Storici 1976 Faggin
DettagliProgramma del corso. Introduzione Rappresentazione delle Informazioni Calcolo proposizionale Architettura del calcolatore Reti di calcolatori
Programma del corso Introduzione Rappresentazione delle Informazioni Calcolo proposizionale Architettura del calcolatore Reti di calcolatori Cos è un Calcolatore? Un computer (calcolatore) è una macchina
DettagliSistemi di Elaborazione delle Informazioni
SCUOLA DI MEDICINA E CHIRURGIA Università degli Studi di Napoli Federico II Corso di Sistemi di Elaborazione delle Informazioni Dott. Francesco Rossi a.a. 2016/2017 1 Programma del corso Informatica di
DettagliInformatica. Informazione L Informazione è un dato, o un insieme di dati, interpretati in un determinato contesto.
Informatica Con il termine Informatica (Informazione automatica) si intende la scienza che si occupa della Rappresentazione e della Elaborazione automatica delle Informazioni. Informazione L Informazione
Dettagli2. Architettura di un calcolatore
Corso di Fondamenti di Informatica Corso di Laurea in Ingegneria Gestionale (L-Z) 2. Ing. Michele Ruta 1di 31 Sommario Architettura di base: il modello della macchina di Von Neumann: Memoria CPU Bus Interfacce
DettagliArchitettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock. Prof. Andrea Sterbini
Architettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock Prof. Andrea Sterbini sterbini@di.uniroma1.it Argomenti Progetto della CPU MIPS a 1 colpo di clock - Istruzioni da implementare - Unità
DettagliElementi di base del calcolatore
Elementi di base del calcolatore Registri: dispositivi elettronici capaci di memorizzare insiemi di bit (8, 16, 32, 64, ) Clock: segnale di sincronizzazione per tutto il sistema si misura in cicli/secondo
DettagliCorso di Calcolatori Elettronici I A.A Le memorie Lezione 16
Corso di Calcolatori Elettronici I A.A. 2010-2011 Le memorie Lezione 16 Università degli Studi di Napoli Federico II Facoltà di Ingegneria Definizione di memoria Sistema organizzato con un insieme di registri
DettagliMemorie elettroniche. 1. Parametri delle memorie
62 Fig. 1. Struttura di memoria. Memorie elettroniche Le memorie elettroniche sono dispositivi che immagazzinano informazioni sotto forma di codici binari. I dati memorizzati possono essere scritti (write)
DettagliIspirata al modello della Macchina di Von Neumann (Princeton, Institute for Advanced Study, anni 40).
RCHITETTUR DI UN ELORTORE Ispirata al modello della Macchina di Von Neumann (Princeton, Institute for dvanced Study, anni 40). MCCHIN DI VON NEUMNN UNITÀ FUNZIONLI fondamentali Processore (CPU) Memoria
DettagliHardware. I parte. Sommario
Hardware Da leggere: Cap.4-4.1 Sawyer, Williams (testo A) I parte Sommario Quali sono le principali componenti del sistema (analisi funzionale dell'architettura)? Come funzionano il microprocessore e la
DettagliISA Input / Output (I/O) Data register Controller
ISA Input / Output (I/O) Numerose Periferiche di tanti tipi diversi, collegati alla CPU mediante BUS diversi. Solo Input (tastiera, mouse), producono dati che la CPU deve leggere. Solo Output (Schermo),
DettagliCriteri di caratterizzazione di una memoria
La memoria Supporto alla CPU: deve fornire alla CPU dati e istruzioni il più rapidamente possibile; Archivio: deve consentire di archiviare dati e programmi garantendone la conservazione e la reperibilità
DettagliRichiami sull architettura del processore MIPS a 32 bit
Richiami sull architettura del processore MIPS a 32 bit Architetture Avanzate dei Calcolatori Valeria Cardellini Caratteristiche principali dell architettura del processore MIPS E un architettura RISC
DettagliCorso di Informatica
CdLS in Odontoiatria e Protesi Dentarie Corso di Informatica Prof. Crescenzio Gallo crescenzio.gallo@unifg.it Il Processore (CPU) 2 rchitettura del processore CPU Unità di Controllo Unità ritmetica Logica
Dettagli8 bit per la parola nel blocco 10 bit per l insieme (gruppo) nella cache 12 bit di etichetta. Esercizio 3 Memoria Cache
Esercizio 3 Memoria Cache Prima parte - memoria di 1 Giga parole da 16 bit (indirizzata a livello di parola) - cache di 1 Mega parole da 16 bit (indirizzata a livello di parola) - ogni della cache contiene
DettagliSistemi di numerazione
SOMMARIO Sistemi di numerazione...2 Sistema decimale (o a base 10)...2 Sistema binario...2 Operazioni sui numeri binari...3 Espressioni logiche...4 Definizione...4 Prodotto Logico : AND...4 Somma Logica
DettagliLa CPU e la Memoria. Sistemi e Tecnologie Informatiche 1. Struttura del computer. Sistemi e Tecnologie Informatiche 2
La CPU e la Memoria Sistemi e Tecnologie Informatiche 1 Struttura del computer Sistemi e Tecnologie Informatiche 2 1 I registri La memoria contiene sia i dati che le istruzioni Il contenuto dei registri
DettagliHardware. Sommario. Architettura dei computer
Hardware Da leggere: Cap.4-4.1 Sawyer, Williams (testo A) I parte Sommario Quali sono le principali componenti del sistema (analisi funzionale dell'architettura)? Come funzionano il microprocessore e la
DettagliArchitettura degli elaboratori Tema d esame del 20/01/2016
Architettura degli elaboratori - Luigi Lavazza A.A. 5/6 Università degli Studi dell Insubria Dipartimento di Informatica e Comunicazione Architettura degli elaboratori Tema d esame del //6 Luigi Lavazza
DettagliA.S. 2017/2018 PIANO DI LAVORO PREVENTIVO CLASSE 4Be
A.S. 2017/2018 PIANO DI LAVORO PREVENTIVO CLASSE 4Be Docenti Disciplina Cinzia Brunetto, Antonino Cacopardo SAE Sistemi Automatici Elettronici Competenze disciplinari di riferimento Il percorso formativo
DettagliELETTRONICA II. Prof. Dante Del Corso - Politecnico di Torino
ELETTRONICA II Prof. Dante Del Corso - Politecnico di Torino Gruppo H: Sistemi Elettronici Lezione n. 36 - H -1: Piastra di memoria statica Interfaccia con registri di I/O Interconnessioni e sistemi Protocolli
Dettaglisenza stato una ed una sola
Reti Combinatorie Un calcolatore è costituito da circuiti digitali (hardware) che provvedono a realizzare fisicamente il calcolo. Tali circuiti digitali possono essere classificati in due classi dette
DettagliIl Modello di von Neumann (2) Prevede 3 entità logiche:
Introduzione all Architettura degli Elaboratori Sommario Macchina di von Neumann Esecuzione dei programmi Rappresentazione dei dati Dati numerici Dati alfabetici 1 2 Il Modello di von Neumann (1) L architettura
DettagliIntroduzione alla Microprogrammazione
Introduzione alla Microprogrammazione Corso Calcolatori Elettronici 2 Prof. Antonino Mazzeo Ing. Casola Valentina Organizzazione a bus singolo dell architettura interna della CPU del 68000 Porte di ingresso
Dettagli1.5 Control bus Sistemi: architettura dei microprocessori
Control bus 1.5 Control bus Le azioni di lettura, scrittura, acquisizione ed emissione sono governate dalla CPU che sincronizza gli altri dispositivi attraverso il controlo bus. Il control bus è costitituito
Dettagli