Architetture Digitali

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1 Corso di Lezione 3 Sintesi RTL Federico Pedersini Laboratorio di (DALab) Dipartimento di Scienze dell Informazione Università degli Studi di Milano Riferimenti bibliografici: [1] F. Fummi, M. Sami, C. Silvano, Progettazione Digitale, McGraw-Hill capp. 10,11 [2] J.K. Peckol, Embedded Systems, J. Wiley, 2008 cap. 1 1 Circuiti digitali di uso comune Circuiti combinatori:!! Multiplexer/demultiplexer "! (MUX, DEMUX)!! Decoder, encoder!! Circuiti aritmetici: "! sommatori, moltiplicatori, divisori, ALU 2

2 Circuiti digitali di uso comune Circuiti sequenziali:!! Registri "! paralleli "! seriali, a scorrimento (shift registers)!! Contatori "! binari, decimali "! incrementali, up/down!! Memorie "! ROM, RAM statiche, RAM dinamiche, flash 3 Circuiti digitali di uso comune Circuiti sequenziali:!! Memorie ROM, RAM statiche, RAM dinamiche, flash ROM DRAM SRAM 4

3 Sintesi RTL RTL: Register Transfer Level approccio alla progettazione di sistemi digitali complessi Paradigma RTL: 1.! Un sistema digitale è diviso in Datapath (sottosistema dati) e Controller (sottosistema di controllo) 2.! Lo stato del sistema è definito dal contenuto dei suoi registri 3.! La funzione del sistema è svolta mediante una sequenza di Register Transfers.!! Register Transfer: elaborazione effettuata su un dato, mentre esso viene trasferito da un registro all altro 4.! La sequenza di Register Transfers è controllata dal sottosistema di controllo (Controller) Control input Data input Control signals Controller Datapath Status signals Control output Data output La sequenza di RT viene rappresentata come grafo: Execution graph "! rappresenta il diagramma di flusso (flow chart) dell algoritmo considerato 5 Sintesi controllore/datapath Passi di sintesi: Sintesi con approccio: controllore/datapath 1.! Specifiche " identificazione: unità funzionali 2.! Specifiche " identificazione: operazioni, dati/risultati intermedi " Progetto Execution graph 3.! Algoritmo + strutture dati " Progetto del data-path 4.! Identificazione dei segnali di controllo 5.! " Progetto del controllore 6

4 Sintesi RTL!! Esempio: calcolo polinomiale "! Si progetti un sistema in grado di calcolare: "! Più comoda rappresentata come: 7 ( ) = p i P x " x i i= 0 ( ) = p 7 x + p 6 P x (((((( )x + p 5 )x + p 4 )x + p 3 )x + p 2 )x + p 1 ) x + p 0 "! Sequenza di operazioni semplici: x RTL design unit P(x) Execution graph sequenziale 7 Sintesi RTL!! Soluzione alternativa: Execution graph concorrente 8

5 Executive graphs Una stessa risorsa può essere riutilizzata in momenti diversi. Operazioni concorrenti necessitano di risorse distinte.!! Executive graphs sequenziali minimizzano le risorse!! Executive graphs concorrenti minimizzano il tempo di calcolo!! Scheduling: allocazione temporale delle operazioni 9 Sintesi RTL!! Controller Datapath: architetture di controllo a) Centralizzata!! Il controller gestisce tutte le comunicazioni ed i Register Transfers b) Distribuita!! Ogni modulo (Register Set) contiene il proprio controller. I moduli si scambiano segnali di controllo. I Register Transfers avvengono su bus comuni c) Parzialmente centralizzata!! Nei moduli avviene parte del controllo. a b c 10

6 Sintesi RTL Sistema di calcolo polinomiale:!! Approccio: RTL!! Controllo concorrente, distribuito 11 Esempio di sintesi RTL Esempio: moltiplicatore 32 bit con approccio: controllore-datapath Algoritmo: si analizzano sequenzialmente i bit del moltiplicatore # se il bit è = 1! moltiplicando in posizione opportuna se il bit è = 0 "!! 0 in posizione opportuna Execution graph sequenziale, iterativo per ogni bit b i del moltiplicatore: se b i = 1 sommo il moltiplicando al prodotto; shift a SX di 1 bit del moltiplicando x =

7 Execution Graph Algoritmo di calcolo: A B P x = $ Execution graph sequenziale: Inizio (P = 0, k = 0) no b k = 1? sì P! A + P A! shift_sx(a); k! k+1 k = 32? sì END no 13 Implementazione circuitale: datapath A (moltiplicando) + shift sx 64 bit Sintesi del data-path: register shift register ALU 64 add B (moltiplicatore) 32 bit shift 32 P (prodotto) 64 bit scrivi Controllo UC riceve 32 bit ma ne legge 1 alla volta 14

8 Datapath modifica A (moltiplicando) + shift a sx 64 bit B (moltiplicatore) + shift a dx 32 bit ALU 64 add 1 shift sx shift dx P (prodotto) 64 bit scrivi Controllo Ad ogni iterazione: B! shift_dx(b) UC riceve sempre LSB 15 Implementazione alternativa: idea!! Soltanto metà dei bit del registro A (moltiplicando) vengono utilizzati ad ogni iterazione "! Ad ogni iterazione si aggiunge 1 bit al registro prodotto P 0 shift IDEA: "! Si caricano i risultati parziali in P nella metà SINISTRA "! Si sposta la somma dei prodotti parziali (in P) verso destra ad ogni iterazione P 1 shift P 2 16

9 Seconda implementazione A moltiplicando, 32 bit ALU 32 add B moltiplicatore + shift dx 32 bit P prodotto + shift dx 64 bit scrivi shift dx Controllo shift dx 17 Implementazione ottimizzata Numero di bit del prodotto corrente + Numero di bit da esaminare di B = 64 bit: costante ad ogni iterazione # elimino il registro moltiplicatore: B x =

10 Circuito ottimizzato!! Situazione alla prima iterazione A moltiplicando, 32 bit ALU 32 P prodotto 64 bit Moltiplicatore B 32 bit scrivi shift dx Controllo + shift dx 19 L algoritmo ottimizzato P A B x = ! ! Inizio (P = [0 B], k=0) no b k = 1? sì P! A + P P! shift_dx(p) k! k+1 k = 32? END sì no 20

11 Sintesi completa!! Specifiche: "! Fattori A, B di 32 bit, prodotto P di 64 bit. "! Segnali di controllo: Begin (in), Ready (out), "! Architettura sincrona: Clock (in)!! Funzionamento: "! quando Begin"1 vengono letti A e B e parte il calcolo "! Al termine del calcolo, su P è presente il risultato; Ready"1 Clock Begin Ready A B Multiplier 64 P 21 Sintesi completa!datapath!! Schema completo: Datapath + Interfaccia con controller A B reg32 w A count5 OF K inc K rst K Adder_32 mux2 0 Controller 0/sum clock begin ready P HI shiftreg64 P LO sr K b w K B w P-HI P 22

12 Sintesi completa!controller (1) Sintesi Controller macchina a stati finiti "! Sintesi FSM di Moore, sincrona: I = { b K, OF K, begin } Y = { w A, w P-HI, w B, sr P, 0/sum, reset K, inc K, ready } X = {... } costruzione STG: Costruzione STG: b K =0 Reset begin=1 INIT Cycle b K =1 P! A+P shift P OF K =1 END w A =1 w B =1 0/sum=0 w P-HI =1 reset K =1 0/sum=1 w P-HI =1 OF K =0 sr P =1 inc K =1 ready=1 23 Sintesi completa!controller (2)!! Sintesi controller: STT, codifica, sintesi funzioni: y=g(x), x*=f(i,x) X \ I beg=1 b K =0 b K =1 OF K =0 OF K =1 other Uscite: Y (=1) Reset INIT Reset Reset Reset Reset Reset INIT Cycle Cycle Cycle Cycle Cycle Cycle w A, w P-HI, w B, rst K Cycle shift P P!A+P P!A+P shift P shift P shift P shift P shift P shift P 0/sum=1, w P-HI shift P cycle END shr P, inc K END END END END END END END ready X \ I beg=1 b K =0 b K =1 OF K =0 OF K =1 other Uscite: Y (=1) w A, w P-HI, w B, rst K /sum=1, w P-HI shr P, inc K ready x * 0 = x 2 begin + (( x 0 x 2 ) " x 1 ) + x 0 b K + x 1 x 0 OF ( ) x 1 * = x 2 x 0 " x 1 x 2 * = x 0 x 2 + x 0 x 1 OF w A,w B,rst K = x 0 x 2 ready = x 0 x 2 shr P,inc K = x 0 x 1 w P" HI = x 0 x 2 0 /sum = x 0 x 1 ( ) # x 1 24

13 Esempio: sintesi RTL di un microprocessore!! DATAPATH di un microprocessore "! Program Counter (PC) Memory Address Register (MAR) "! Instruction Register (IR) Memory Data Register (MDR) "! General purpose registers (R 0 R N 1 ) Temp ALU registers (TR0, TR1) 25 Sintesi RTL di un microprocessore Execution graph: ciclo di esecuzione delle istruzioni "! Deve essere gestito dall unità di controllo Esempio di esecuzione di un istruzione: // Istruzione C *xptr = y; " # // Istruzione Assembly MOVE M[R1], R2; FETCH DECODE EXECUTE NEXT 26

14 Register-transfer Notation (RTN)!! Register-Transfer Notation (RTN): Notazione per descrizione di: "! DATI di ingresso, intermedi, uscita "! OPERAZIONI tra i dati 27 Execution graph Ciclo di esecuzione dell istruzione: MOVE [R1], R2 // copy R2 into Memory at address R1 FETCH DECODE EXECUTE // Instruction FETCH MAR % PC; Read: MDR % Mem[MAR] IR % MDR; // Instruction DECODE MAR % IR[...]; // Assembly: MOVE M[R1], R2; MAR % R1; MDR % R2 Write: Mem[MAR] % MDR; NEXT // NEXT TR PC % IR[n..m]; % TR + PC; 28

15 Sintesi RTL!! Elenco operazioni da implementare sul datapath, in notazione RTN: 29 Esercizio di progetto RTL Esempio: progettazione RTL di una radiosveglia "! display a tubi nixie, visualizzanti: h, min "! time/alarm: visualizza e regola ora sveglia Clock_gen 1/60 Hz time/alarm min ++ ore ++ STOP alarm Orologio ore_10 ore_1 min_10 min_1 Alarm 30

16 Esempio di progetto RTL Display 7 segmenti Tubi nixie 31 Esempio di progetto RTL!! Generazione di livelli logici (ingressi) mediante pulsante: "! Versione PULL-UP : genera un impulso negativo "! Circuito RC per eliminare i rimbalzi (debounce) 32