Elettronica dei Sistemi Digitali L-A

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1 Elettronica dei Sistemi Digitali L-A Università di Bologna, sede di Cesena Progettazione di Circuiti Digitali A.a

2 Implementation Choices Digital Circuit Implementation Approaches Custom Semicustom Cell-based Array-based Standard Cells Compiled Cells Macro Cells Pre-diffused (Gate Arrays) Pre-wired (FPGA's) Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

3 Flusso di progettazione di circuiti digitali definizione specifiche funzionali Sviluppo e progettazione (es. descr. HDL) Verifica e simulazione funzionale Sintesi logica (vincoli area, potenza, frequenza) Floorplanning + Place and Route (simulazione e verifica di area, potenza, frequenza) Signal Integrity (cross-talk, IR drops, etc.)

4 Flusso di progetto circuiti digitali (anni 80/90) 1) Definizione Algoritmica : y=-x; 2) Schematic Entry 3) Custom Layout (place & route) 4) Parasitic extraction & Backannotation

5 Flusso di Sviluppo di circuiti digitali : FRONT END 1) Definizione Algoritmica (linguaggio C): q=a * b + c; 2) Descrizione VHDL del circuito: q <= a and b or c; 3) Simulazione Funzionale 4) Sintesi Logica 5) Simulazione Post-Sintesi

6 Flusso di Sviluppo di circuiti digitali: BACK END 6) Floorplanning 7) Place & Route 8) Parasitic extraction & backannotation

7 Approccio Custom Intel 4004 Courtesy Intel Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

8 Transition to Automation and Regular Structures Intel 4004 ( 71) Intel Intel 8080 Intel 8085 Intel Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson. Courtesy Intel 8

9 Il Design Productivity Gap Lo sviluppo della tecnologia offre una quantita di risorse di Calcolo che supera la capacita del progettista di utilizzarle.

10 Tecnologia Standard Cells Per velocizzare il tempo di progetto (time-to-market) di un prodotto vengono realizzano librerie formate da celle logiche elementari

11 Libreria Standard cells Esempio: Libreria AMS 0.35 mm (Austria Micro Systems) 270 Celle Elementari: IO Pads Celle Combinatorie Celle Sequenziali 10 Inout 12 Inputs 10 Outputs 6 Power 5 Inverters 14 Buffers 8 3state buffers 21 and 21 or 12 xor 21 nand 21 nor 6 mux 28 Blocchi misti 8 FF JK 32 FF D 10 Latches

12 Libreria Standard Cells: Cella AND2 cell(an2) { area : 0.64 cell_footprint : "AND2" pin (A B) { direction : input fanout_load : 5; capacitance : 0.05 } pin(q) { direction : output max_fanout : 95; max_capacitance : function : "(A*B) } timing() { intrinsic_rise : 0.22 intrinsic_fall : 0.12 rise_resistance : 3.16 fall_resistance : 2.00 slope_rise : 0.00 slope_fall : 0.00 related_pin : "A B"}}

13 Standard Cell - Example 3-input NAND cell (from ST Microelectronics): C = Load capacitance T = input rise/fall time Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

14 Cell-based Design (or standard cells) $GREH6\VWHPV Routing channel requirements are reduced by presence of more interconnect layers Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

15 Standard Cell Example [Brodersen92] Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

16 Standard Cell The New Generation Cell-structure hidden under interconnect layers Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

17 MacroModules (or 8192 bit) SRAM Generated by hard-macro module generator Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.

18 Intellectual Property A Protocol Processor for Wireless Adapted from: J.Rabaey et al., Digital Integrated Circuits, Copyright 2003 Prentice Hall/Pearson.